치열한 '비트 밀도 경쟁'이 벌어지고 있는 글로벌 NAND 플래시 시장에서 경쟁은 단순히 회로 크기를 줄이는 것에서 수직 적층 구조 경쟁으로 옮겨갔습니다. 그러나 적층 기술이 300층을 넘어서면서 업계는 중요한 역설에 직면하게 되었습니다. 칩 크기가 커짐에 따라 단순히 칩을 더 높이 쌓는 것만으로는 더 이상 수익성을 보장할 수 없게 된 것입니다. SK하이닉스는 자체 개발한 "4D NAND" 기술, 즉 PUC(Peri Under Cell)로 알려진 구조적 혁신 덕분에 이 분야에서 독보적인 우위를 점하고 있습니다. 기존 아키텍처는 주변 로직 회로를 메모리 셀 옆에 배치하여 귀중한 웨이퍼 공간을 차지하는 반면, SK 하이닉스의 접근 방식은 고층 건물의 생활 공간을 극대화하기 위해 지하 주차장을 건설하는 것과 유사하게 이러한 회로를 셀 스택 아래에 숨깁니다. 이 글에서는 이러한 공간 혁신의 메커니즘을 분석하고, 필연적으로 발생할 "트리플 스택" 프로세스로의 전환을 탐구할 것입니다. 세계 최초의 321층 NAND 플래시 메모리 개발을 향해 나아가는 과정에서, "높은 종횡비" 제약으로 인해 수백 개의 층을 관통하는 단일 수직 채널을 물리적으로 새겨 넣는 것이 불가능해졌습니다. 본 논문에서는 SK하이닉스가 3개의 플러그를 적층하는 트리플 스택 제조 공정에서 발생하는 심각한 정렬 문제와 비용 부담을 어떻게 극복하는지, 그리고 SK하이닉스의 탁월한 PUC 구조 기술이 어떻게 초고난도 반도체 제조 시대에 수익성을 유지하는 데 필요한 생산성 완충 장치를 제공하는지 분석한다.
SK하이닉스의 4D NAND 기술의 비밀
"4D NAND"라는 브랜드명에 담긴 진정한 혁신을 이해하려면, 이것이 단순히 마케팅 전략이라는 오해를 먼저 불식시켜야 합니다. 사실, 4D NAND는 두 가지 서로 다른 기술 혁신, 즉 CTF(Charge Trap Flash)와 PUC(Peri-Under-Cell) 아키텍처가 성공적으로 융합된 결과물입니다. 인텔과 마이크론 같은 경쟁사들이 초기에는 전도성 층에 전하를 저장하는 전통적인 플로팅 게이트 기술을 고수했던 반면, SK 하이닉스는 실리콘 질화물이라는 비전도성 절연층에 전하를 저장하는 임계 전달 함수(CTF) 기술에 미래를 걸었습니다. 이 기술의 "비밀"은 셀의 물리적 높이에 있습니다. 플로팅 게이트 구조는 전자 누출을 방지하기 위해 두꺼운 절연층이 필요하며, 이로 인해 층 수가 증가할수록 셀 스택이 위험할 정도로 높아지고 불안정해집니다. SK하이닉스는 초기부터 크리티컬 플로우 기술(CTF)을 도입하여 각 셀의 수직 높이를 획기적으로 줄였습니다. 이처럼 사소해 보이는 기하학적 이점은 300층 이상 적층하더라도 구조적 붕괴나 셀 간 간섭이 발생하지 않도록 하는 핵심 요소입니다. 따라서 4D NAND의 첫 번째 핵심은 CTF가 제공하는 구조적 안정성이며, 이는 초고밀도 적층을 위한 견고한 기반을 제공합니다. 두 번째이자 어쩌면 재정적으로 더 효과적일 수 있는 비결은 PUC 아키텍처를 통해 "순 다이 효율"을 극대화하는 데 있습니다. 표준 3D NAND 구성에서 "주변 회로"(메모리 셀을 제어하는 논리 장치)는 실리콘 웨이퍼의 메모리 셀 어레이 옆에 배치됩니다. 이러한 나란히 배치된 방식은 논리 회로가 귀중한 웨이퍼 표면적의 약 20~30%를 차지하기 때문에 비효율적입니다. 이 공간은 더 많은 메모리 칩을 수용하는 데 사용할 수 있습니다. SK 하이닉스의 4D 기술은 주변 논리 회로를 먼저 제조한 다음, 그 위에 거대한 메모리 셀 타워를 직접 구축합니다. 이는 단순한 공간 재배치가 아니라 경제적 혁명입니다. 논리 회로를 메모리 스택 아래에 숨김으로써 단일 칩의 물리적 크기가 획기적으로 줄어들었습니다. 칩 크기가 작아짐에 따라 SK하이닉스는 동일한 레이어 수를 사용하는 경쟁사보다 실리콘 웨이퍼당 더 많은 칩을 생산할 수 있습니다. 한계 비용이 생존을 좌우하는 반도체 산업에서 웨이퍼당 더 많은 기가바이트를 생산할 수 있는 능력(더 높은 비트 생산성)은 SK하이닉스에 타의 추종을 불허하는 비용 경쟁력을 제공하며, 심각한 시장 침체기에도 수익성을 유지할 수 있도록 해줍니다.
PUC 구조를 통해 생산성을 극대화
반도체 제조에서 생산성을 측정하는 진정한 기준은 단순히 기계 속도가 아니라 "웨이퍼당 순 다이 수", 즉 300mm 실리콘 디스크 하나에서 실제로 생산할 수 있는 기능성 칩의 개수입니다. PUC 아키텍처는 주변 로직으로 인한 "면적 손실"을 근본적으로 제거함으로써 이 지표를 극대화하는 데 있어 최고의 촉매제 역할을 합니다. 기존 아키텍처에서는 메모리 용량이 증가함에 따라 데이터 트래픽 관리를 위한 제어 로직 또한 더욱 복잡해지고 커져야 합니다. 이로 인해 칩의 물리적 크기가 커지는 악순환이 발생하고, 웨이퍼에 탑재할 수 있는 칩의 수가 급격히 줄어듭니다. SK하이닉스의 PUC 기술은 이러한 상충 관계를 해소합니다. 셀 어레이 아래에 주변 회로를 배치함으로써 칩 크기는 논리 복잡성과 관계없이 메모리 셀 면적에 의해서만 결정됩니다. 이를 통해 SK하이닉스는 웨이퍼 자체의 물리적 축소율을 훨씬 뛰어넘는 "비트 증가"율을 달성할 수 있습니다. 결과적으로, 수직 적층의 복잡성으로 인해 제조 공정이 다소 길어지지만, 배치당 생산되는 사용 가능한 칩의 엄청난 양이 운영 비용을 충분히 상쇄하여 평면 주변 장치 레이아웃에 여전히 의존하는 경쟁업체에 비해 "비트당 비용"이 훨씬 낮아집니다. 하지만 PUC를 사용하여 생산성을 극대화하는 것은 단순히 기하학적인 문제만이 아닙니다. 매우 까다로운 "열 예산" 문제도 해결해야 합니다. 고속으로 작동하며 열을 발생시키는 로직 회로를 온도에 민감한 메모리 셀 바로 아래에 배치하는 것은 마치 얼음 저장 장치 아래에 용광로를 놓는 것과 같은 위험한 엔지니어링 도박입니다. 논리 회로에서 발생하는 열은 위로 올라가 상위 메모리 셀에 영향을 미쳐 데이터 유지 오류를 유발하고 수율과 생산성을 저하시킵니다. SK 하이닉스의 생산성 극대화 비결은 바로 독자적인 레이아웃 최적화 및 소재 설계에 있으며, 이를 통해 열을 수직 방향이 아닌 수평 방향으로 효과적으로 방출합니다. PUC 아키텍처 내에서 이러한 열 방출 경로를 성공적으로 설계함으로써, 그들은 막대한 밀도 증가가 칩 신뢰성 저하로 이어지지 않도록 보장합니다. 이러한 기술적 우위 덕분에 PUC는 경쟁사보다 훨씬 빠르게 고층 칩(238층 이상)의 대량 생산을 확대할 수 있습니다. 경쟁사들은 유사한 "셀 오버 페리파이어리(cell-over-periphery)" 방식에서 열 간섭으로 인한 수율 저하 문제를 겪는 경우가 많습니다. 따라서 PUC의 생산성 향상은 공간 효율성뿐 아니라 열 관리 기술의 승리라고 할 수 있습니다.
적층 제한을 극복하는 트리플 스택 프로세스
트리플 스택 공정의 필요성을 이해하려면 먼저 "고종횡비 접촉(HARC)" 에칭 공정을 지배하는 까다로운 물리적 원리를 살펴봐야 합니다. NAND 플래시 메모리가 300층을 넘어서고(특히 321층이라는 이정표에 도달하면서) 업계는 기존의 "더블 스택" 방식(두 번에 걸쳐 채널 홀을 대량으로 드릴링하는 방식)으로는 안정적인 작동이 불가능하다는 물리적 한계에 직면했습니다. 핵심 문제는 300층 높이의 작은 구멍에 플라즈마 이온을 발사하는 것이 마치 고층 빌딩 꼭대기에서 유리잔에 동전을 떨어뜨리는 것과 같다는 점입니다. 이온은 에너지를 잃고 옆으로 휘어지거나, 중심부가 넓어지거나, 지면에 똑바로 도달하지 못하고 휘어집니다. 3중 적층 공정은 업계가 마지못해, 그러나 불가피하게 이러한 물리적 한계에 굴복한 결과입니다. 이 공정은 거대한 기지국 타워를 세 개의 독립적인 "층"으로 나누고, 각 층을 개별적으로 에칭한 후 쌓아 올립니다. 이는 단순히 공정 단계를 추가하는 것이 아니라, "공정의 단순성"보다 "공정의 실현 가능성"을 우선시하는 제조 패러다임의 근본적인 변화입니다. SK 하이닉스가 이러한 접근 방식을 채택함으로써 수직 통합의 어려움이 단일 공정의 이점을 능가하는 시대가 공식적으로 시작되었으며, 웨이퍼의 구조적 무결성을 손상시키지 않고 세 가지 개별 노광 공정을 처리하기 위해 화학 기상 증착 및 에칭 공정을 완전히 재설계해야 했습니다. 하지만 3단 적층으로의 전환은 "겹침 정렬 정확도"라는 만만치 않은 엔지니어링 과제를 야기하며, 이는 경쟁업체의 진입 장벽으로 작용합니다. 마이크로회로를 마치 고층 빌딩 세 채처럼 쌓아 올릴 때, 각 층 사이의 정렬이 단 몇 나노미터만 어긋나도 마치 꼬인 정원 호스처럼 전자의 흐름을 막아 칩 전체를 무용지물로 만들 수 있습니다. 이러한 "정렬 불량 결함"은 초고층 적층 시대의 제조 수율을 저해하는 가장 큰 요인입니다. SK 하이닉스의 성공 비결은 첨단 계측 및 보정 알고리즘에 있는데, 이는 첫 두 적층 단계에서 고온 공정 중에 발생하는 웨이퍼의 물리적 변형을 예측하고 보정하는 데 있습니다. 더욱이, 3중 적층 방식은 추가 공정으로 인해 웨이퍼 하나를 생산하는 데 걸리는 시간이 크게 증가하기 때문에 본질적으로 상당한 "수율 손실"을 수반합니다. SK하이닉스는 앞서 언급한 PUC 구조를 활용하여 웨이퍼당 칩 개수를 극대화함으로써 이러한 경제적 불리함을 극복하는 동시에, 트리플 스택 공정의 시간 증가분을 탁월한 면적 효율성으로 상쇄합니다. 따라서 트리플 스택은 단순한 기술이 아니라, 극도의 정밀 엔지니어링과 냉혹한 경제적 효율성 사이의 복잡한 균형을 이룬 결과물입니다.
