반도체 업계는 지난 10년 동안 수직 구조에 집착하여 메모리 셀을 고층 빌딩의 층처럼 쌓아 올려 3D NAND를 만들어왔습니다. 하지만 물리적 한계에 도달했습니다. 타워가 높아짐에 따라 데이터를 관리하는 데 필요한 제어 회로인 "주변 로직"이 수평으로 계속 확장되어 저장 공간으로 사용되어야 할 귀중한 실리콘 영역을 차지하게 됩니다. SK하이닉스의 "4D NAND"는 이러한 비효율성을 해결하는 획기적인 아키텍처입니다. 메모리 셀 어레이 아래에 주변 회로를 물리적으로 접는 설계 방식(PUC, Periphery Under Cell)을 통해, 마치 공장 관리 사무실을 주차장이 아닌 지하에 짓는 것과 같은 효과를 내어, 이전에는 불가능하다고 여겨졌던 수준의 "순 다이 효율(Net Die Efficiency)"을 달성했습니다. 이 글에서는 이러한 공간적 마법이 어떻게 혁신적인 "트리플 스택" 공정과 결합하는지 분석해 보겠습니다. 트리플 스택 공정은 세 개의 서로 다른 수직 플러그를 접합하여 300층 장벽을 돌파하는 제조 기술입니다. 이러한 구조적 혁신이 단순히 용량 증대뿐 아니라 웨이퍼당 생산성을 극대화하고 데이터 센터를 구동하는 SSD에 새로운 경제적 기준을 제시하는 방식을 함께 살펴보겠습니다.
SK하이닉스의 4D NAND 기술의 비밀
"4D NAND"라는 명칭은 단순히 마케팅용 추상 용어가 아닙니다. 이는 기술적으로 CTF 기반 PUC(Charge Trap Flash with Periphery Under Cell)이라고 알려진 반도체 레이아웃의 특정 위상 반전을 나타냅니다. 기존의 3D NAND 아키텍처에서는 데이터 연산을 관리하는 페이지 버퍼, 디코더, 차지 펌프와 같은 "주변 회로"(Peripheral Circuitry)가 메모리 셀 어레이에 인접하게 배치됩니다. 이러한 "나란히 배치" 방식은 논리 회로가 전체 다이 면적의 약 20~30%를 차지하여 공간 효율성이 떨어지고, 데이터를 저장할 수 있는 실리콘을 낭비하는 결과를 초래합니다. SK 하이닉스의 4D 방식은 주변 논리층 전체를 실리콘 기판의 맨 아래로 옮기고 그 위에 수직 메모리 스택을 직접 구축함으로써 이 문제를 근본적으로 해결합니다. 이러한 "논리와 메모리의 수직적 적층"은 넓은 주차장을 지하로 옮겨 더 넓은 건물 면적을 확보하는 것과 유사합니다. SK하이닉스는 어레이 영역과 로직 영역을 분리함으로써 업계 최고 수준의 "셀 어레이 효율"을 달성했습니다. 이는 물리적으로 더 작은 칩으로도 경쟁사의 더 큰 칩과 동일한 1테라비트 용량을 구현할 수 있음을 의미합니다. 이러한 다이 크기 축소는 "웨이퍼 생산성"으로 직결되어, 하나의 300mm 웨이퍼에서 더 많은 다이를 생산할 수 있게 해 줍니다. 따라서 SK하이닉스는 범용 SSD 시장에서 결정적인 비용 구조적 우위를 확보할 수 있습니다. 업계가 300층, 400층이라는 한계를 향해 경쟁적으로 나아가고 있는 가운데, 특히 SK하이닉스의 321층 4D NAND가 주목받고 있는 상황에서 플라스마 에칭 공정의 물리적 한계에 부딪히고 있습니다. 모든 층을 연결하는 수직 엘리베이터 샤프트인 "채널 홀"을 만들려면 수백 개의 산화물과 질화물(ON 스택)이 번갈아 쌓인 층을 에칭해야 합니다. 이처럼 극심한 깊이에서는 높은 종횡비(HAR)를 가진 재료를 다루기가 어려워집니다. 플라스마 이온이 바닥에 도달하기 전에 에너지를 잃어버리기 때문에, 구멍의 윗부분은 넓고 아랫부분은 너무 좁은 "테이퍼형 단면"이 발생합니다. 이러한 문제를 해결하기 위해 SK 하이닉스는 "트리플 스택(또는 멀티 데크)" 제조 기술을 적용합니다. 하나의 불가능한 구멍을 뚫는 대신, 그들은 탑을 세 개의 분리된 부분(플러그)으로 나누어 제작합니다. 먼저, 하단 100개 이상의 층을 증착하고 에칭한 다음, 중간 및 상단 부분에 대해 동일한 과정을 반복합니다. 여기서 공학적인 난제는 적층 자체가 아니라 "층간 정렬"입니다. 두 번째 스택의 채널 홀이 첫 번째 스택의 홀에서 단 몇 나노미터라도 벗어나면 전기 연결이 끊어져 전체 NAND 스트링이 손상됩니다. SK 하이닉스는 첨단 "오버레이 측정법"과 왜곡 보정 리소그래피를 활용하여 이 세 개의 독립적인 수직 구조를 원자 수준의 정밀도로 접합하여 전기적으로 연속적인 단일 1테라비트 초고층 빌딩을 구현합니다. PUC와 트리플 스택을 결합하는 궁극적인 목표는 "웨이퍼당 비트 증가량" 지표를 최적화하는 것입니다. 반도체 산업에서 웨이퍼 처리 비용은 웨이퍼에 얼마나 많은 칩이 있든 상대적으로 고정되어 있습니다. 따라서 웨이퍼당 기능 칩의 개수인 "순 다이(Net Die)" 수는 수익성을 좌우하는 주요 변수입니다. SK 하이닉스의 4D NAND 기술은 "플로팅 게이트(Floating Gate)" 또는 비PUC 아키텍처에 비해 다이 크기를 크게 줄일 수 있습니다. 예를 들어, 238층 세대에서는 이 아키텍처를 통해 SK 하이닉스가 세계에서 가장 작은 512Gb 다이를 생산할 수 있었습니다. 하지만 "생산성"에는 "사이클 타임"도 포함됩니다. 트리플 스택 공정은 필수적이지만, 증착 및 식각 단계 수를 늘려 웨이퍼가 팹에 머무는 시간을 길게 만듭니다. 이를 상쇄하기 위해 SK 하이닉스는 메모리 셀 간의 수직 거리인 "워드 라인(WL) 피치"를 최적화했습니다. 수직 피치를 줄이면서 전기적 절연을 유지함으로써, 321개의 레이어를 현재의 에칭 장비로 처리 가능한 총 스택 높이에 담을 수 있었습니다. 주변부를 아래쪽으로 밀어 넣고 스택을 세 개의 안정적인 부분으로 나누는 이러한 섬세한 균형을 통해 SK 하이닉스는 이전 세대 대비 59%의 생산성 향상을 달성했으며, 이는 차세대 PCIe Gen5 NVMe SSD의 비용 기준을 사실상 정립하는 것입니다.
PUC 구조를 통해 생산성을 극대화
PUC(Periphery Under Cell) 구조의 설계 철학은 고밀도 저장 장치의 "면적 제약" 문제를 해결하는 데 기반을 두고 있습니다. 기존의 3D NAND 설계에서는 워드 라인을 구동하고 비트 라인을 읽는 역할을 하는 주변 논리 회로가 메모리 어레이 옆에 위치합니다. 레이어 수가 증가함에 따라(예: 176개에서 238개 이상으로), 주변 로직의 복잡성과 물리적 크기도 더 높은 전압 부하와 오류 수정 요구 사항을 처리하기 위해 비례적으로 확장되어야 합니다. PUC가 없으면 칩의 크기가 수직으로 커지는 동시에 수평으로도 확장되어 스태킹의 비용 절감 효과가 사라집니다. SK하이닉스의 4D NAND는 논리 회로(페이지 버퍼, 로우 디코더)를 메모리 스택 바로 아래에 배치함으로써 이러한 관계를 뒤집습니다. 이러한 "아키텍처 폴딩"을 통해 비PUC 아키텍처 대비 다이 크기를 약 30% 줄일 수 있습니다. 여기서 생산성 향상은 기하급수적입니다. 표준 300mm 실리콘 웨이퍼에서 개별 다이 면적이 30% 감소한다는 것은 단순히 칩 생산량이 30% 증가한다는 의미만은 아닙니다. "에지 제외"로 인한 낭비(직사각형 칩이 원형 웨이퍼에 맞춰지는 현상)가 줄어들기 때문에 웨이퍼당 총 다이 수(GDPW)가 비선형적으로 증가합니다. 이를 통해 SK하이닉스는 동일한 원자재 투입량으로 훨씬 더 많은 테러 비트를 생산할 수 있으며, SSD 업계의 시장 선도권을 좌우하는 "비트당 비용" 공식을 근본적으로 바꿀 수 있습니다. 단순한 면적 축소를 넘어, PUC 구조는 "상호 연결 최적화"를 통해 생산성을 향상합니다. 기존의 나란히 배치된 방식에서는 전기 신호가 주변부의 논리 블록에서 시작하여 긴 금속 트레이스를 따라 어레이 중앙에 있는 메모리 셀에 도달해야 합니다. 이러한 긴 수평 상호 연결은 "기생 정전 용량"과 저항(RC 지연)을 유발하여 신호 무결성을 저하하고 최대 I/O 속도를 제한합니다. PUC 구조는 주변 장치를 바로 아래에 배치함으로써 이러한 긴 수평 배선을 로직과 위쪽 어레이 비트를 최소한의 거리로 연결하는 짧은 수직 비아로 대체합니다. 이 "수직 직접 연결(Vertical Direct Connect)" 방식은 전기 저항을 획기적으로 낮춰 전력 전압을 높이지 않고도 더 빠른 데이터 전송 속도(최근 세대에서는 최대 2,400 MT/s)를 구현합니다. 여기서 생산성은 단순히 생산량으로만 정의되는 것이 아니라 "성능 수율"로 재정의됩니다. 전기적 환경이 더욱 깨끗하고 안정적이기 때문에 엄격한 고속 테스트에서 불량품이 줄어듭니다. 이를 통해 제조된 웨이퍼 중 더 높은 비율이 수익성이 낮은 소비자용 제품으로 다운그레이드되는 대신 프리미엄 기업용 SSD에 사용될 수 있도록 보장하여 제조 라인의 수익 생산성을 극대화합니다. 하지만 PUC를 구현하면 생산성을 유지하기 위해 고급 열 관리가 필요한 "열 공정 난제"가 발생합니다. 600°;C를 초과하는 고온 증착 공정을 포함하는 고온 메모리 스택을 섬세한 로직 트랜지스터 위에 적용하는 과정에서 아래쪽 로직층이 손상될 위험이 있습니다. 로직층이 손상되면 웨이퍼 전체를 폐기해야 하므로 생산성이 크게 저하됩니다. SK하이닉스는 로직 트랜지스터에 자체 개발한 "저열 예산" 소재를 활용하여 수율을 극대화합니다. 특히, 첨단 텅스텐(W) 워드라인과 셀 형성 공정의 연속적인 열 사이클을 견딜 수 있는 견고한 배리어 메탈을 사용합니다. 또한 PUC 설계는 실제로 작동 중 냉각에 도움이 됩니다. 로직 레이어는 스택 하단에서 방열판 역할을 하며, 다이 크기가 작기 때문에 열 밀도가 더 집중되어 패키지 기판을 통해 더욱 효율적인 열 방출이 가능해집니다. 이러한 "열 안정성"은 NAND 플래시 메모리가 열 스로틀링 없이 더 높은 지속적인 쓰기 속도로 작동할 수 있음을 의미하며, 결과적으로 제조 비용이 저렴할 뿐만 아니라 고성능 데이터 센터 환경에서 기능적으로도 우수한 제품을 제공합니다.
적층 제한을 극복하는 트리플 스택 프로세스
"트리플 스택" 아키텍처의 채택은 단순히 레이어 수를 늘리기 위한 전략이 아니라, 10미크론을 초과하는 깊이에서 플라스마 에칭 물리 법칙이 무너지는 현상에 대한 불가피한 대응입니다. 가상의 단일 적층 300층 소자에서 "채널 홀" 에칭에는 100:1을 초과하는 종횡비(높이 대 너비)가 필요합니다. 이러한 극단적인 형상에서 플라스마 이온은 홀 내부로 가속되지만 도달하기 전에 측벽과의 충돌로 운동 에너지를 잃게 되는데, 이를 "종횡비 의존 에칭(ARDE)"이라고 합니다. 이에 따라 구멍 직경이 점차 줄어들어 완전히 좁아지면서 소스 라인에 연결되지 않는 "테이퍼형 프로파일"이 발생합니다. SK 하이닉스의 트리플 스택 방식은 "에칭 예산"을 재설정함으로써 이러한 문제를 해결합니다. 321층으로 이루어진 타워를 각각 약 100층 이상으로 구성된 세 개의 독립적인 "덱"으로 나누어 에칭 공정을 세 번 재시작하는 것입니다. 각 데크의 경우, 화면비는 관리 가능한 범위(예: 40:1) 내로 유지되어 채널 홀이 완벽한 원통형을 유지하고, 최상위 워드 라인에서 최하단까지 임계 치수(CD) 균일성이 유지되어 메모리 셀의 전기적 특성이 보존됩니다. 트리플 스택 공정에서 가장 중요한 엔지니어링 과제는 "스택 간 접합 인터페이스"에 있습니다. 두 번째 스택(플러그 2)을 첫 번째 스택(플러그 1) 위에 증착할 때, 정렬이 수 나노미터 이내의 정확도를 가져야 합니다. 하지만 더 큰 위험은 연결 부위에 "홈"이나 "턱"이 생기는 것입니다. 플러그 2의 바닥면이 플러그 1의 윗면보다 약간 넓으면 물리적인 턱이 생깁니다. NAND 스트링 작동 중 수직 채널을 통과하는 전자가 이러한 구조적 불연속부에 갇힐 수 있으며, 이로 인해 임계 전압($V_{th}$)이 불규칙적으로 변동하고 읽기 오류가 발생할 수 있습니다. SK 하이닉스는 독자적인 "인터페이스 클리닝" 및 "하드 마스크 자체 정렬" 기술을 통해 이 문제를 해결합니다. 두 번째 스택을 에칭하기 전에 특수 희생 탄소 하드 마스크를 사용하여 플라스마가 아래쪽 스택의 개구부로 정확하게 유도되도록 합니다. 또한, "더미 채널" 에칭을 수행하여 랜딩 패드를 약간 넓힘으로써 사소한 오버레이 오류가 발생하더라도 전기 경로가 연속적으로 유지되고 접합부에서의 저항 손실이 무시할 수 있는 수준으로 최소화되도록 합니다. 마지막으로, 트리플 스택 공정은 "웨이퍼 휨 및 응력 이동"이라는 거시적인 위협을 해결합니다. 산화물과 질화물을 300개 이상 교대로 증착하면 실리콘 웨이퍼에 엄청난 기계적 응력이 발생합니다. 재료의 서로 다른 열팽창 계수로 인해 웨이퍼가 감자칩처럼 휘어지려는 경향이 있습니다. 단일 적층 방식에서는 이러한 누적 응력으로 인해 웨이퍼가 파손되거나 리소그래피 장비에 투입하는 것이 불가능해질 수 있습니다. 트리플 스택 방식은 "응력 재설정" 메커니즘 역할을 합니다. 각 층을 형성하는 과정 사이에 웨이퍼는 어닐링 및 응력 완화 과정을 거칩니다. 또한, 중간층 필름의 특정 "화학양론"(화학적 조성)을 조정하여 하단 층의 압축 응력에 반대되는 인장 응력을 발생시킬 수 있습니다. 이러한 "기계적 균형 유지" 공정은 최종 300mm 웨이퍼가 광학적으로 평평한 상태를 유지하도록 보장하여 리소그래피 스캐너가 웨이퍼 표면 전체에 걸쳐 정확하게 초점을 맞출 수 있도록 합니다. 이러한 3단계 응력 관리 공정이 없다면, 웨이퍼 가장자리(휘어짐이 가장 심한 부분)에서의 수율 손실이 치명적으로 되어 1테라비트 칩의 대량 생산이 경제적으로 불가능해질 것입니다.
