반도체 산업이 한 자릿수 나노미터 시대로 나아가면서, 기존의 평면 스케일링 법칙은 양자 역학의 영향으로 무너지고 있다. SK 하이닉스는 현재 이러한 물리적 장벽을 허물기 위해 필사적이면서도 뛰어난 엔지니어링 전쟁을 주도하고 있으며, 세 가지 획기적인 혁신을 활용하고 있습니다. 첫째, 원자 규모의 패턴을 구현하기 위한 고해상도 EUV 리소그래피의 적극적인 도입, 둘째, 커패시터 붕괴를 방지하기 위한 특수한 고유전율(High-K) 유전체 소재의 합성, 셋째, 필연적인 3D DRAM으로의 아키텍처 전환입니다. 이러한 변화는 단순히 크기를 줄이는 데 그쳤던 "사진 시대"의 종말과 성능 경쟁이 더 이상 웨이퍼의 2차원 표면이 아닌 수직 집적의 Z 축에서 벌어지는 "수직 시대"의 도래를 의미합니다.
EUV 공정의 발전과 고해상도 NA 도입
SK하이닉스의 M16 팹에서 고해상도(High-NA, 수치 개구) EUV 리소그래피가 상용화됨에 따라 반도체 제조에 있어 근본적인 변화가 일어나고 있으며, 이는 ‘다중 패터닝’ 시대에서 ‘단일 노출’ 시대로의 전환을 의미합니다. 표준 저해상도(0.33 NA) 시스템은 1c nm(6세대 10nm) DRAM의 초미세 회로를 구현하기 위해 복잡한 이중 또는 사중 패터닝 단계가 있어야 하지만, 새로운 고해상도 시스템, 특히 ASML TWINSCAN EXE:5200은 0.55의 대형 조리개 렌즈를 사용하여 이러한 특징을 단일 패스로 구현합니다. 이 광학적 혁신은 이전 세대에서 골칫거리였던 "겹침 오류"를 효과적으로 제거합니다. 이전에는 연속적인 마스크 레이어의 정렬 불량으로 인해 수율이 급격히 떨어지는 문제가 있었습니다. 그러나 이 기술을 도입하는 것은 단순히 장비를 업그레이드하는 것만으로는 부족하며, 사진 공정 생태계 전체를 재구축해야 합니다. SK 하이닉스 엔지니어들은 현재 고개구율(High-NA) 광학계에 내재한 "심도(DOF)" 문제 해결에 총력을 기울이고 있습니다. 렌즈 조리개가 매우 넓기 때문에 초점면이 극도로 얇아져 웨이퍼 표면의 나노미터 규모 미세한 요철조차도 인쇄 패턴을 흐릿하게 만들 수 있습니다. 이에 대응하기 위해 SK하이닉스는 기존의 화학 증폭 레지스트(CAR) 보다 훨씬 얇고 감도가 뛰어난 "무기 금속산화물 레지스트(MOR)"를 개척적으로 사용하고 있으며, 이를 통해 고개구수(High-NA) 초점의 극히 작은 수직 여백 내에서도 선명한 패턴을 구현할 수 있습니다. 광학적 메커니즘 외에도 10nm 이하 영역에서 가장 강력한 적은 "확률적 결함" 현상입니다. 이는 양자 역학적 무작위성으로, 광자 부족으로 인해 회로 패턴에 "결함"이나 "브리지 결함"이 발생하는 현상입니다. 1 cnm 노드에서는 회로 라인이 매우 가늘어 단 몇 개의 광자로만 정의됩니다. 따라서 "샷 노이즈"로 인해 광 분포가 조금이라도 고르지 않으면 트랜지스터 게이트가 제대로 형성되지 않습니다. SK 하이닉스는 이러한 확률적 문제를 해결하기 위해 대규모 후처리 컴퓨테이셔널 리소그래피와 결합한 "도즈 투 사이즈(Dose-to-Size)" 최적화 기술을 구현했습니다. 단순히 웨이퍼에 더 많은 빛을 쏘는 방식(이 방식은 레티클을 파괴함) 대신, SK 하이닉스는 레이아웃 토폴로지를 기반으로 이러한 확률적 오류가 발생할 가능성이 가장 높은 위치를 예측하는 독자적인 "스마트 샘플링" 검사 알고리즘을 사용합니다. 이를 통해 제조 시설은 특정 핫스팟에 선택적으로 "전자빔 복구"를 적용하거나 실시간으로 국소 노출량을 조정할 수 있습니다. 이처럼 광자 통계에 대한 세밀한 제어는 SK 하이닉스가 극자외선의 불규칙한 특성을 제어하는데 여전히 어려움을 겪고 있는 경쟁사들과 차별화되는 수율 성숙도를 확보하는 핵심 요소입니다. 마지막으로, 이 EUV 혁명의 경제적 타당성은 고가의 포토마스크를 먼지 입자로부터 보호하는 초박형 막인 "EUV 펠리클"의 내구성에 달려 있습니다. 고해상도(High-NA) 시스템에서는 광 강도가 매우 강해 일반적인 펠리클이 기화되어 진공 챔버 전체를 오염시킬 수 있습니다. SK 하이닉스는 소재 과학 파트너와 전략적 협력을 통해 600W 이상의 광원 출력에서 발생하는 열 부하를 견디면서 90% 이상의 투과율을 유지할 수 있는 차세대 "복합 나노튜브 펠리클"을 개발했습니다. 이러한 발전은 매우 중요합니다. 왜냐하면 초기 EUV 도입에서 사용되었던 "펠리클 없는" 전략은 고해상도(High-NA) 시대에는 재정적으로 자살 행위나 다름없기 때문입니다. 마스크에 묻은 먼지 입자 하나가 수천 개의 잠재적인 HBM4 다이를 망가뜨릴 수 있습니다. SK하이닉스는 스캐너의 가혹한 플라즈마 환경을 견딜 수 있는 견고한 펠리클 공급망을 확보함으로써, 자사의 High-NA 공정이 단순한 기술적 전시물이 아닌, 전 세계의 끊임없는 AI 컴퓨팅 수요를 맞출 DDR5 및 LPDDR6 모듈을 대량 생산할 수 있는 수익성 있는 양산 엔진이 되도록 보장합니다.
전하 저장 한계를 극복하기 위한 신소재 개발
10nm 이하 DRAM이 직면한 실존적 위기는 단순히 리소그래피 문제만이 아니라, 정전 용량의 물리적 원리 자체의 근본적인 한계에 있습니다. 메모리 셀의 크기가 옹스트롬 규모로 작아짐에 따라, 1 또는 0을 나타내는 전하를 저장하는 "버킷" 역할을 하는 커패시터가 극도로 얇아지기 때문입니다. 감지 증폭기가 신호와 노이즈를 구분하는 데 필요한 최소 정전 용량인 10 펨토 패럿(FF)을 유지하기 위해 제조업체들은 전통적으로 커패시터를 극단적인 종횡비를 가진 거대한 수직 구조로 만들어 왔습니다. 그러나 1cnm 노드에서는 이러한 초소형 고층 구조물이 무너지거나 기울어지기 쉽습니다. 이 문제를 해결하기 위해 SK하이닉스는 기존의 지르코늄 기반 유전체에서 특수한 초고유전율(Ultra-High-K) 소재로의 전환에 적극적으로 나서고 있으며, 특히 티탄산스트론튬(SrTiO₃)과 첨단 페로브스카이트 구조에 집중하고 있습니다. 이러한 소재들은 기존 절연체보다 유전율이 훨씬 높아, 더 짧고 견고한 구조로도 동일한 용량의 전하를 저장할 수 있습니다. 여기에서 공학적 과제는 이러한 복잡한 3원 산화물의 원자층 증착(ALD) 기술을 완벽하게 구현하는 것입니다. 스트론튬 전구체 화학물질은 매우 불안정하고 기화시키기가 어려워, 치명적인 누설 전류를 유발하는 "산소 진공"을 생성하지 않고 한 번에 한 원자층씩 박막을 증착하려면 반응 챔버를 완전히 재설계해야 합니다. 동시에, 전하 유지율을 둘러싼 경쟁은 유전체와 전극 사이의 계면에서 벌어지고 있습니다. 수십 년 동안 질화 티타늄(TiN)은 커패시터 금속판의 업계 표준 소재였습니다. 하지만 정전 용량을 증가하기 위해 유전체층이 수 옹스트롬 두께로 얇아지면(등가 산화막 두께, EOT 감소), TiN은 새로운 고유전율(High-K) 소재와 화학적으로 반응하여 "비활성창"을 생성하는데, 이 비활성 층은 마치 기생체처럼 작용하여 셀의 전체 효율을 저하합니다. SK하이닉스는 티타늄디니 언(TiN)을 대체하기 위해 루테늄(Ru)과 몰리브덴(Mo) 전극을 통합하는 기술을 선도하고 있습니다. 이러한 차세대 금속은 고유전율(High-K) 유전체와 우수한 "일함수" 정렬을 제공하여 전자가 탈출하기 위해 넘어야 하는 에너지 장벽을 효과적으로 높입니다. 이처럼 "양자 역학적 터널링"이 급격히 감소함에 따라, 서버 온도가 높아지더라도 전하는 전체 갱신 주기(64ms 이상) 동안 커패시터 내부에 갇혀 있게 됩니다. 하지만 루테늄을 사용하는 것은 엄청난 공정상의 난관을 초래합니다. 이 귀금속을 에칭하려면 주변 실리콘을 부식시킬 수 있는 매우 부식성이 강한 가스가 필요하기 때문입니다. SK 하이닉스는 루테늄 전극을 원자 수준의 정밀도로 조각해 내면서도 커패시터의 취약한 절연벽은 전혀 손상하지 않는 독자적인 "선택적 에칭" 화학 기술을 개발해야 했습니다. 전기적 특성 외에도 커패시터 어레이의 물리적·구조적 안정성을 위해서는 "하드 마스크" 소재의 혁신이 필요합니다. SK하이닉스는 습식 식각 공정 중 모세관력으로 인해 초고종횡비 커패시터가 도미노처럼 쓰러지는 현상, 즉 '스틱션(Stiction)' 현상을 방지하기 위해 영률(강성)이 매우 높은 새로운 '스핀온카본(SOC)' 하드 마스크를 개발하고 있다. 이러한 첨단 탄소 골격은 희생 산화물층이 용해되는 동안 수백만 개의 커패시터 기둥을 제자리에 고정하는 견고한 지지대 역할을 합니다. 또한, 이 회사는 커패시터를 연결하여 안정성을 확보하는 수평 지지대인 "서포터" 소재를 개발하여 혁신을 이루고 있습니다. 엔지니어들은 붕소나 인을 정확한 농도로 도핑하여 이러한 지지층을 처리함으로써 웨이퍼의 응력과 장력을 조절하고, 고온 어닐링 과정에서 발생하는 휘어짐과 뒤틀림을 효과적으로 방지할 수 있습니다. 이러한 "기계적 응력 엔지니어링"을 통해 커패시터와 아래쪽 접촉 패드의 정렬이 완벽하게 유지되어 10nm 이하 공정에서 수율 손실의 주요 원인인 "접촉 불량" 문제를 예방할 수 있습니다.
기존 구조의 한계를 뛰어넘는 3D RAM의 혁명
3D DRAM으로의 전환은 단순한 업그레이드가 아니라, 10nm 공정의 "화면비 한계"로부터 반도체 산업을 구하기 위한 절박한 구조적 구원 작전입니다. 기존의 평면형 DRAM에서는 전자 전하를 저장하는 커패시터가 지나치게 얇고 높아 물리적으로 붕괴하거나 인접 셀에 닿아 치명적인 "브리지 결함"을 일으킬 위험이 있었습니다. SK 하이닉스는 이러한 물리적 한계를 극복하기 위해 4F2 수직 게이트(VG) 아키텍처를 채택했습니다. 트랜지스터가 웨이퍼에 평평하게 놓이는 현재의 6F2 구조와 달리, 4F2 설계는 트랜지스터를 90도 회전시켜 기둥처럼 수직으로 세웁니다. 이러한 "수직화"는 커패시터의 부피와 실리콘 표면적을 분리합니다. SK하이닉스는 워드 라인(게이트)과 비트 라인을 트렌치 깊숙이 매설하고 소스/드레인을 수직으로 적층함으로써 셀 크기를 즉시 30% 줄였습니다. 이를 통해 커패시터를 수평 공간을 차지하기 위한 경쟁 없이 "위쪽으로" 구축할 수 있게 되어, 수십 년간 업계를 억눌러왔던 스케일링과 커패시터 수명 간의 선형적 연관성을 효과적으로 해소합니다. 하지만 트랜지스터를 수직으로 제작하는 것은 치명적인 문제를 초래합니다. 바로 열입니다. 표준 실리콘 공정에서는 도펀트를 활성화하기 위해 1,000°;C 이상의 온도가 필요하며, 이러한 열은 3D 적층 구조에서 하부층의 섬세한 배선을 녹여버릴 수 있습니다. SK 하이닉스는 이러한 문제를 해결하기 위해 수직 트랜지스터의 채널 소재로 IGZO(인듐 갈륨 아연 산화물)를 사용하는 기술을 개발했습니다. 실리콘과 달리 IGZO는 비교적 낮은 온도(약 400°C)에서 증착할 수 있는 "저온 공정" 소재로, BEOL(후공정)에 적합합니다. 즉, SK하이닉스는 로직 칩 위에 여러 층의 메모리 셀을 적층하더라도 아래쪽 회로를 손상하지 않고 사용할 수 있습니다. 또한 IGZO는 본질적으로 "밴드갭 엔지니어링"에 유리한 특성을 지니고 있는데, 바로 극도로 낮은 "오프 전류" 누설입니다. 일반적인 실리콘 트랜지스터는 수도꼭지에서 물이 새는 것처럼 전하가 누출되어 전력을 소모하는 빈번한 "새로 고침" 주기가 필요합니다. 반면 IGZO 트랜지스터는 거의 완벽하게 밀폐되어 데이터를 밀리초 단위가 아닌 수 초 단위로 유지합니다. 이러한 특성은 AI 데이터 센터에 혁신적인 변화를 가져올 것입니다. "새로 고갈 오버헤드"로 인한 에너지 손실을 획기적으로 줄여주기 때문에 3D DRAM 스택이 실리콘 기반 방식보다 훨씬 더 시원하고 효율적으로 작동할 수 있게 해 줍니다. 마지막으로, 3D DRAM의 혁명은 하이브리드 본딩 기술에 의해 확고히 자리 잡았습니다. 이 기술은 과거의 미세한 솔더 범프를 구리 대 구리(Cu-to-Cu) 직접 연결로 대체했습니다. 기존의 3D 스택(초기 HBM과 같은)에서는 각 층이 "마이크로 범프"로 연결되어 데이터 전송 속도를 저하하고 저항과 열을 발생시켰습니다. SK 하이닉스의 하이브리드 본딩 기술은 이러한 범프를 완전히 제거하고, 구리 인터커넥트를 완벽하게 평평하게 연마한 후 반 데르 발스 힘을 이용하여 위쪽 레이어에 직접 접합합니다. 이를 통해 표준 범프 본딩보다 1,000배 높은 수직 인터커넥트 밀도를 구현합니다. 이러한 초고밀도 연결 덕분에 "주변 회로"(메모리를 제어하는 로직)를 메모리 어레이에서 완전히 분리하여 스택 아래에 배치할 수 있습니다. 이를 PuC(셀 아래 주변 회로)라고 합니다. 로직 영역을 지하로 이동시킴으로써 활성 실리콘 영역을 메모리 셀에 100% 할애하여 밀도를 극대화했습니다. 이러한 아키텍처는 DRAM 칩을 단순한 2차원 주차장에서 차세대 HBM4 및 CXL 모듈에 필요한 대역폭을 제공하면서도 물리적 크기를 늘리지 않는 고층 "메모리 스카이스크래퍼"로 효과적으로 변모시킵니다.
