10나노미터(10nm급 5세대) 공정으로의 전환은 기존의 스케일링 법칙이 양자 터널링의 한계와 충돌하는 중요한 변곡점입니다. SK하이닉스는 단순히 회로 크기를 줄이는 데 그치지 않고 DRAM 셀의 소재 구성을 근본적으로 재설계함으로써 이 장벽을 극복했습니다. 이번 세대는 EUV(극자외선) 적용 레이어의 공격적인 확장을 통해 선택적 패터닝을 넘어 복잡한 멀티패터닝 오류를 제거하는 대규모 양산 요구 사항을 충족하게 되었습니다. 그러나 진정한 혁신은 HKMG(고유전율 금속 게이트) 공정과 첨단 고유전율 전구체의 완벽한 통합에 있습니다. 이 소재 혁신은 미세 트랜지스터의 누설 전류 차단에 필요한 결함 없는 원자층 증착(ALD) 공정을 가능하게 합니다. SK하이닉스는 극자외선(EUV) 광의 극한 정밀도와 이러한 새로운 전구체의 화학적 순도를 조화시킴으로써 옹스트롬 규모에서 수율을 안정화하는 데 성공했으며, 이를 통해 전 세계 AI 인프라를 구동하는 HBM3E 모듈에 필수적인 열효율과 전기적 신뢰성을 확보했습니다.
EUV 적용층 확대로 미세화 한계 극복
1b 나노미터(10nm급 5세대) 노드로의 전환은 가장 공격적인 멀티패터닝 방식을 사용하더라도 ArF 침수 리소그래피가 물리적으로 요구되는 회로 피치를 구현하는 데 한계에 도달하는 결정적인 시점을 의미합니다. 1z 나노미터와 같은 이전 세대에서는 엔지니어들이 단일 레이어를 형성하기 위해 4단계의 노광 및 식각 공정을 거치는 복잡한 방식인 쿼드러플 패터닝 기술(QPT)을 사용했습니다. 이러한 접근 방식은 기능적으로는 가능했지만, 본질적으로 회절 한계를 "속이는" 방식이었으며 "오버레이 오류"에 치명적인 민감성을 초래했습니다. SK 하이닉스는 극자외선(EUV) 리소그래피를 비트 라인 패드를 넘어 핵심적인 "접촉층" 및 "스토리지 노드 랜딩 패드"까지 적극적으로 확장함으로써 이러한 소형화의 한계를 극복했습니다. 초단파장인 13.5nm의 EUV 광을 활용함으로써, 제작팀은 복잡하게 배열된 3~4개의 ArF 마스크를 "단일 패터닝" EUV 노광 방식으로 대체할 수 있습니다. 이러한 대체는 단순히 공정을 간소화하는 것 이상의 의미를 지닙니다. ArF 공정에서 완전히 사라졌던 "광학 근접 보정(OPC)" 마진을 복원하는 것입니다. 32nm 미만의 피치를 가진 이러한 패턴을 단일 샷으로 인쇄할 수 있는 능력은 멀티패터닝에 내재한 누적 정렬 오류를 제거하여 중요한 전기 접점이 트랜지스터 소스/드레인 영역의 정중앙에 매번 정확하게 위치하도록 보장합니다. 수율 엔지니어링 관점에서 EUV 레이어 확장은 옹스트롬 규모에서 DRAM 신뢰성을 저해하는 주요 원인인 "에지 배치 오류(EPE)"에 대응하는 핵심적인 수단입니다. 회로 특징이 축소됨에 따라 한 레이어 위에 다른 레이어를 정렬할 때 허용되는 오차 범위인 "오버레이 예산"이 2나노미터 미만으로 줄어듭니다. QPT 공정에서는 네 번의 개별 정렬 단계에서 발생하는 통계적 편차(적층 오차)가 누적되어 허용 오차를 초과하고 단락이나 개방 회로를 유발하는 경우가 빈번합니다. SK하이닉스는 핵심 레이어에 EUV를 적용함으로써 이러한 오차 누적을 단일 사건으로 통합합니다. 공정 단계 감소 효과는 매우 크며, EUV 레이어 하나만으로 해당 모듈에 필요한 전체 공정 단계를 약 20%까지 줄일 수 있습니다. "작업 진행 중(WIP)" 사이클 타임의 단축은 웨이퍼가 장비 간 이동하는 시간을 줄여 공기 중 입자 오염이나 산화 가능성을 최소화합니다. 결과적으로 EUV 기술의 확장은 "랜덤 결함 밀도"의 억제와 직접적인 상관관계를 가지며, SK하이닉스는 ArF 멀티패터닝이라는 불안정한 기술 구조의 균형을 유지하기 위해 고군분투하는 경쟁사들보다 훨씬 빠르게 1b 노드 수율 곡선을 끌어올릴 수 있습니다. 하지만 EUV를 도입하는 데에는 몇 가지 고유한 물리적 문제점이 있는데, 특히 "포톤 샷 노이즈" 또는 "확률적 결함" 현상이 그러합니다. EUV 광자는 ArF 광자보다 14배 높은 에너지를 가지고 있기 때문에 동일한 노출량 내에서 EUV 광자의 수가 훨씬 적습니다. 이러한 "광자 부족"은 인쇄 회로의 가장자리가 직선이 아닌 들쭉날쭉하게 보이는 "라인 에지 거칠기(LER)" 현상을 유발하여 트랜지스터 성능 저하를 초래할 수 있습니다. SK 하이닉스는 EUV 포토레지스트 화학 조성과 노광 소스 전력을 공동 최적화함으로써 이 문제를 해결했습니다. 기존의 화학 증폭 레지스트(CAR) 대신 고감도 "금속 산화물 레지스트(MOR)"를 적용함으로써 소재의 흡수 양자 효율을 향상했습니다. 이를 통해 빛의 확률적 한계에도 불구하고 더욱 선명한 패턴 정의가 가능합니다. 또한 EUV 스캐너에 고급 "위상 편이 마스크(PSM)"를 통합하여 공중 이미지 대비를 향상하고 광선의 "초점"을 효과적으로 선명하게 합니다. 이러한 첨단 소재와 광학 물리학의 조합은 1b 노드 DRAM 셀이 작을 뿐만 아니라 HBM3E 스택의 코어 다이로서 안정적으로 작동하는 데 필요한 "임계 치수 균일성(CDU)"을 갖추도록 보장합니다.
HKMG 공정 최적화를 통한 전력 효율 혁신
1b 나노미터 DRAM 공정에 HKMG(High-K Metal Gate)를 적용하는 것은 단순한 재료 대체가 아니라, 기존 트랜지스터의 한계점이었던 "폴리-공핍 효과"를 제거하기 위한 근본적인 열역학적 개선입니다. 기존 폴리실리콘 게이트에서는 전압이 인가될 때 게이트의 얇은 층이 절연체 역할을 하여 실질적으로 등가 산화막 두께(EOT)를 증가시키고, 트랜지스터의 채널 전류 제어 능력을 저하합니다. SK하이닉스는 폴리실리콘 전극을 정밀한 금속 합금으로 대체함으로써 이러한 기생 공핍층을 완전히 제거했습니다. 또한, 고유전율 유전체(하프늄 기반)를 통합하여 동일한 전기 용량을 유지하면서 게이트 절연체의 물리적 두께를 증가시킬 수 있었습니다. 이러한 물리적 두께 증가는 "양자 역학적 터널링"을 방지하는 중요한 장벽 역할을 합니다. 양자 역학적 터널링이 발생하면 전자는 얇은 산화막을 통해 "순간 이동"하여 게이트 누설 전류를 발생시킵니다. 이러한 정적 누설을 차단함으로써 1b 노드 HKMG 트랜지스터는 배터리 소모 없이 안정적인 "오프 상태"를 유지할 수 있으며, 이는 최종 LPDDR5X 및 HBM3E 제품의 전력 소비를 이전 1a 세대 대비 20% 절감하는 결과로 이어집니다. 소재 스택 외에도 금속 게이트의 "일함수" 최적화는 이 노드에서 전력 효율을 결정짓는 섬세한 엔지니어링 기술입니다. SK 하이닉스 엔지니어들은 1b 공정에서 고유전율 소재와 이산화규소 계면층 사이의 경계면에서 "다이폴 엔지니어링" 기술을 활용합니다. 특정 원소(예: 란탄 또는 알루미늄)를 정밀하게 주입하여 쌍극자를 형성함으로써, 채널에 과도한 도핑을 하지 않고도 트랜지스터의 유효 일함수(EWF)를 조절할 수 있습니다. 과도한 도핑은 일반적으로 전자를 산란시키고 "캐리어 이동도"를 감소시켜 트랜지스터의 속도를 저하하고 전압 소모를 증가시킵니다. 트랜지스터는 금속 게이트의 일함수를 통해 임계 전압($V_{th}$)을 조절함으로써 급격한 "서브스레숄드 스윙"을 달성합니다. 즉, 훨씬 작은 전압 변화로 "0"에서 "1"로 전환됩니다. 이를 통해 높은 스위칭 속도를 유지하면서 동작 전압($V_{DD}$)을 1.0V 범위로 낮출 수 있습니다. 결과적으로, 동작 전압의 이러한 감소는 유효 전력($P = CV^2f$)을 기하급수적으로 최소화하여 수천 개의 칩이 병렬로 작동하는 AI 데이터 센터의 엄격한 열 예산을 충족합니다. HKMG 최적화의 마지막 관문은 트랜지스터 크기가 작아짐에 따라 지배적인 기생 전류가 되는 게이트 유도 드레인 누설(GIDL)을 완화하는 데 있습니다. 1b 노드 아키텍처에서 드레인 중첩 영역의 높은 전기장은 전자-정공 쌍을 분리해 트랜지스터가 꺼져 있을 때도 누설 전류를 발생시킬 수 있습니다. SK 하이닉스는 스페이서 유전체 소재와 소스/드레인 접합부의 형상을 최적화하여 전기장 피크를 완화합니다. 또한, 저온 열처리 공정을 통해 금속 게이트 소재가 민감한 채널 영역으로 확산하는 것을 방지하여 NBTI(음의 바이어스 온도 불안정성)와 같은 신뢰성 문제를 예방합니다. 첨단 원자층 증착 기술을 통해 게이트 스택의 화학적 안정성을 확보한 HKMG 트랜지스터는 수년간의 작동 기간 동안 성능을 유지합니다. 이러한 신뢰성은 3D 스택 내부의 고온 환경에서 "코어 다이"가 완벽하게 작동해야 하는 HBM3E에 매우 중요합니다. 그 결과, HKMG 트랜지스터는 단순히 전자를 저장하는 수동적인 공간이 아니라, 전체 시스템의 "전력 효율(Performance-per-Watt)" 향상에 이바지하는 능동적이고 에너지 효율적인 스위치 역할을 하는 메모리 셀이 탄생했습니다.
신소재 프리커서로 증착 결함 최소화
10억 나노미터 크기의 DRAM 커패시터와 같은 밀폐된 공간에서 유전체 증착에 사용되는 기존의 화학적 전구체는 정밀 도구라기보다는 무딘 도구처럼 작용합니다. 근본적인 한계는 기존 전구체의 "리간드 교환" 효율에 있습니다. 종횡비가 100:1을 초과하는 커패시터 실린더 내부를 코팅하려고 할 때, 일반적인 지르코늄(Zr) 또는 알루미늄(Al) 전구체는 종종 조기에 분해되거나 완전히 제거되지 않아 미세한 탄소 또는 염소 잔류물을 남깁니다. 이러한 원자 불순물은 전자를 포획하는 "트랩 사이트" 역할을 하여 커패시터의 전하를 소모하는 누설 경로를 만들고 데이터 보존 실패로 이어집니다. SK하이닉스는 이러한 문제에 대응하기 위해 비대칭 리간드 구조를 가진 새로운 "이종 리간드 전구체"를 합성했습니다. 이 첨단 화학물질은 열 안정성이 뛰어나 심해 탐사 과정에서도 균열 없이 견딜 수 있도록 설계되었으며, 동시에 반응 가스와 접촉하는 즉시 순수한 산화물 격자로 분해되는 "촉발 반응성"을 지니고 있습니다. 이러한 화학적 유연성 덕분에 고유전율 유전체 필름이 스택 상단에서 하단까지 원자 수준으로 균일하게 증착되어, 기존에 고종횡비 커패시터를 괴롭혔던 "계단식 코팅" 변동 문제를 해결할 수 있습니다. 화학적 순도 외에도, 이러한 신소재의 물리적 특성은 "이음매 공극(Seam Voids)"으로 알려진 중요한 기계적 고장 모드를 해결합니다. 1b 노드의 극도로 좁은 활성 기둥을 제작할 때, 일반적인 증착 방식은 트렌치 입구 부분에서 바닥 부분보다 재료가 더 빨리 쌓이는 경향이 있는데, 이를 "빵 굽힘 현상(Bread-Loafing Effect)"이라고 합니다. 트렌치 바닥이 완전히 채워지기 전에 상단이 좁아지면(닫히면) 금속 라인 내부에 진공 포켓 또는 "공극"이 영구적으로 갇히게 됩니다. 이 공간은 열 응력 하에서 균열이 발생하거나 고주파 작동 중 개방 회로를 유발할 수 있는 구조적 약점입니다. SK 하이닉스가 사용하는 차세대 전구체는 화학적으로 조정된 "입체적 장애"를 특징으로 합니다. 분자 외피의 크기와 3차원 형태를 조작함으로써 엔지니어는 분자들이 트렌치 입구에 과밀하게 모여 달라붙는 것을 물리적으로 방지할 수 있습니다. 이러한 방식은 특징부 상단의 "점착 확률"을 효과적으로 낮추어 전구체 가스가 접착 및 반응하기 전에 하단 기판까지 완전히 확산하도록 합니다. 이러한 "하향식" 충전 특성은 단순한 개선이 아니라, HBM3E 인터페이스에 필요한 초고속 데이터 전송 속도를 보장해야 하는 초미세 비트 라인(BL) 및 워드 라인(WL)의 전기적 연속성을 위한 물리적 필수 조건입니다.
