생성형 AI와 하이퍼스케일 클라우드 컴퓨팅에 힘입어 전 세계 데이터 공간이 폭발적으로 증가하면서 반도체 엔지니어링은 "수직 고밀도"라는 새로운 도전에 직면하게 되었습니다. SK 하이닉스는 이러한 실존적 위기에 대응하여 QLC(쿼드 레벨 셀)의 전자적 복잡성, 4D NAND의 구조적 효율성, 그리고 아찔한 321층 적층 구조라는 세 가지 기술적 혁신을 하나의 생산 현실로 구현해 냈습니다. 이 분석에서는 SK 하이닉스의 독자적인 "페리 언더 셀(PUC)" 아키텍처, 즉 4D NAND 기술을 자세히 살펴볼 것입니다. 이 기술은 마치 고층 빌딩 아래에 주차장을 건설하여 주거 공간을 극대화하는 것처럼, 로직 회로를 메모리 어레이 아래에 숨겨 칩의 크기를 근본적으로 재구상합니다. 더 나아가, QLC에서 단일 전자 트랩 내 16개의 서로 다른 전압 상태를 관리하는 데 필요한 엄청난 정밀도와 "트리플 스택" 에칭 기술을 통해 회사가 300층이라는 심리적 장벽을 어떻게 허물고 손톱보다 작은 공간에 세계에서 가장 높은 데이터 초고층 빌딩을 효과적으로 구축했는지 살펴볼 것입니다.
셀 원 4비트 스토리지 QLC 혁명
트리플 레벨 셀(TLC)에서 쿼드 레벨 셀(QLC)로의 전환은 단순히 비트 하나를 더하는 산술적인 변화가 아니라, 실리콘의 양자 역학적 한계에 근접하는 "임계 전압($V_{th}$) 제어"의 기하급수적인 도약을 의미합니다. 3비트(TLC)를 저장하려면 컨트롤러는 플로팅 게이트 내에서 $2^3 = 8$개의 서로 다른 전압 상태를 구분해야 합니다. 그러나 4비트(QLC)를 저장하려면 시스템은 동일한 전자 용량을 $2^4 = 16$개의 개별 전압 레벨로 분할해야 합니다. 이러한 세밀함은 엔지니어링 측면에서 매우 어려운 문제를 초래합니다. '전압 여유', 즉 '1101' 상태와 '1110' 상태 사이의 안전 간격이 극히 미세해져서 그 차이가 고작 수십 개의 전자에 불과할 정도입니다. 프로그램 주기 동안 전자 주입이 조금이라도 부정확하거나, 시간이 지남에 따라 절연 마모로 인해 '전자 탈착'이 발생하면 전압 분포가 겹쳐 데이터 손상이 발생합니다. SK 하이닉스는 "다단계 프로그래밍 알고리즘"을 활용하여 이러한 문제를 해결합니다. 이 알고리즘은 먼저 데이터를 대략적으로 기록한 다음, "증분 단계 펄스 프로그래밍"(ISPP)을 통해 전압을 미세 조정하여 16개 상태 각각의 분포 폭을 좁힙니다. 이를 통해 전자 분포의 "종형 곡선"을 효과적으로 날카롭게 만들어 신호 간섭을 방지합니다. 이러한 16개의 정밀한 전압 상태의 내재적인 불안정성을 관리하기 위해 SSD 컨트롤러의 역할은 단순한 트래픽 디렉터에서 저밀도 패리티 검사(LDPC) 오류 정정을 활용하는 복잡한 "확률 엔진"으로 전환됩니다. 단순히 오류를 표시하는 기존 BCH 코드와 달리 SK 하이닉스의 고급 LDPC는 "소프트 결정 감지" 방식을 사용합니다. 컨트롤러가 셀을 읽을 때 전압이 두 상태 사이의 모호한 "골짜기"에 머물러 있는 것을 발견하면 단순히 추측하는 것이 아니라, 약간씩 차이가 나는 전압으로 여러 번 읽기(읽기 재시도)를 수행하여 해당 NAND 블록의 통계적 열화 모델을 기반으로 비트가 0 또는 1일 확률을 결정합니다. 이 "소프트 정보"를 통해 컨트롤러는 표준적인 하드 결정 논리로는 수학적으로 손실된 것으로 간주하는 데이터를 복구할 수 있습니다. 이러한 연산 능력은 본질적으로 내구성이 낮은(낮은 P/E 사이클) QLC가 엔터프라이즈급 신뢰성을 제공할 수 있도록 하는 보이지 않는 핵심 요소입니다. 컨트롤러의 수학적 정확성이 과밀 메모리 셀의 물리적 취약성을 보완하기 때문입니다. 구조적으로 SK 하이닉스의 QLC 구현은 자사의 독자적인 CTF(Charge Trap Flash) 아키텍처에 크게 의존하며, 이는 일부 경쟁업체가 사용하는 기존 플로팅 게이트 방식에 비해 결정적인 이점을 제공합니다. 플로팅 게이트 설계에서는 전자가 전도성 폴리실리콘 도체에 저장되는데, 터널링 산화막의 단일 결함으로 인해 전체 전하가 손실될 수 있습니다(총 전하 손실). 그러나 SK 하이닉스의 CTF에서는 전자가 비전도성 질화규소 절연층에 "갇히게" 됩니다. 저장 매체가 절연체이기 때문에 전자는 물리적으로 움직이지 않습니다. 산화물에 결함이 발생하면 정공 바로 근처의 전자만 누출되고 나머지는 질화물 격자에 갇히게 됩니다. 이 "국부 전하 안정성"은 QLC가 고밀도에서 실현할 수 있게 만드는 근본적인 물리적 특성입니다. 이는 16개의 미세한 전압 상태가 수년간의 저장 기간에도 서로 구별되도록 보장하여, "데이터 보존" 드리프트 현상을 방지합니다. 이러한 드리프트 현상은 고용량 QLC 드라이브를 "웜 데이터" 서버와 같은 아카이브 저장 애플리케이션에 부적합하게 만들 수 있습니다.
한계를 뛰어넘는 적층형 4D NAND 플래시
SK 하이닉스가 채택한 "4D NAND"라는 명칭은 단순한 마케팅용 신조어가 아니라 반도체 설계의 근본적인 위상 변화, 즉 "셀 하단 주변부(Peri Under Cell, PUC)" 아키텍처를 설명하는 용어입니다. 기존의 3D NAND(CTF) 설계에서는 메모리를 구동하는 페이지 버퍼와 디코더 같은 주변 논리 회로가 메모리 셀 어레이 옆으로 도시의 교외 지역처럼 수평으로 펼쳐져 있습니다. 이러한 수평 배열은 상당한 "면적 손실"을 초래하여 값비싼 실리콘 웨이퍼의 최대 30%를 저장 회로 이외의 회로에 낭비하게 됩니다. SK 하이닉스의 4D 혁신은 이러한 주변 로직을 메모리 셀의 수직 스택 바로 아래에 접는 방식으로, 기존에는 활용되지 않던 기판의 공간을 활용합니다. SK하이닉스는 "핵심 소자"(Peri)를 "몸체"(셀 어레이) 아래에 배치함으로써 동일한 용량에서 다이 크기를 획기적으로 줄였습니다. 이러한 기하학적 접힘 방식은 기존의 "셀 옆면 배치" 방식을 사용하는 경쟁업체에 비해 웨이퍼당 약 20% 더 많은 "순 다이(Net Die)"를 생산할 수 있게 해주는 주요 경제적 수단이며, 이를 통해 생산 비용을 스택 높이와 효과적으로 분리하고 더 효율적이고 수익성 있는 제조 수율 곡선을 구현할 수 있습니다. 하지만 고성능 논리 회로를 먼저 구축한 후 그 위에 방대한 메모리를 쌓아 올리는 방식은 "열 예산 역설"이라고 알려진 심각한 제조상의 제약을 초래합니다. 메모리 셀 어레이의 제작은 산화물과 질화물층을 교대로 증착한 후, 고온 어닐링 단계(종종 700°C~800°C 이상)를 거쳐 폴리실리콘 채널을 결정화하는 과정을 포함합니다. 만약 기본 주변 로직에 표준 알루미늄이나 구리 배선이 사용되었다면, 이러한 섬세한 금속 상호 연결부는 후속 메모리 레이어 형성 과정에서 녹거나 실리콘으로 확산할 수 있습니다. SK 하이닉스는 페리 레이어의 소재를 재설계하여 내열성이 뛰어난 금속과 특수 배리어 필름을 활용함으로써 이 문제를 해결했습니다. 이러한 소재는 상부 스택 형성 과정에서 발생하는 극한의 열 환경을 견딜 수 있도록 설계되었습니다. 이를 위해서는 섬세한 균형이 필요합니다. 하부 레이어의 로직은 열을 견딜 만큼 견고해야 하면서도 고속 I/O 작업을 처리할 수 있을 만큼 충분한 전도성을 가져야 합니다. 이 "열 내성 로직 베이스"의 성공적인 통합 덕분에 P41 및 기타 4D NAND 제품은 기존의 "셀 오버 페리페리어(COP)" 구현 방식에서 흔히 발생하는 "금속 이동" 결함 없이 컨트롤러의 높은 클럭 속도를 유지할 수 있습니다. 신호 무결성 관점에서 볼 때, 4D 아키텍처는 전압 소스의 물리적 근접성을 변경함으로써 "워드 라인(WL) 구동 기능"을 혁신적으로 향상합니다. 기존 방식에서는 전기 신호가 측면에 장착된 디코더에서 가장 먼 메모리 셀까지 길고 수평적인 금속선을 따라 이동하기 때문에 배선의 길이가 매우 길어 상당한 "RC 지연"(저항-정전 용량 시간 상수)이 발생합니다. 4D PUC 설계에서 디코더는 어레이 바로 아래에 위치하여 수직 비아가 하단 로직에서 위쪽 메모리 레이어로 곧장 뻗어 올라가는 "분산 디코딩" 방식을 구현할 수 있습니다. 이러한 구조는 전자가 이동해야 하는 물리적 경로를 획기적으로 단축해 간섭을 효과적으로 줄이고 노이즈를 억제합니다. 이 "수직 신호 주입" 기술은 SK 하이닉스의 4D NAND가 과도한 전압 오버드라이빙 없이 업계 최고 수준의 I/O 속도(핀당 최대 2,400 MT/s)를 달성할 수 있도록 하는 핵심 기술입니다. 이를 통해 칩의 열 부하를 줄이고 노트북 및 데이터 센터 에너지 표준에 중요한 "비트당 전력 효율" 지표를 향상할 수 있습니다.
300층 장벽을 허문 321층 기술
321층 V8 세대의 성과는 단순히 수직적 규모 확장의 연장선이 아니라, "더블 스택" 시대에서 "트리플 플러그"(또는 트리플 스택) 통합 방식으로의 패러다임 전환을 의미합니다. 이전 176층 또는 238층 세대에서는 제조사들이 두 개의 별도 수직 채널 구멍을 뚫고 이를 접합하는 "더블 스택" 방식을 사용했습니다. 하지만 레이어 수가 300개를 넘어서면서 고종횡비(HAR) 에칭의 물리적 특성상 전체 스택을 관통하는 구멍을 뚫으려면 바닥 지름이 점점 가늘어지는 현상(일명 "노칭")이 발생하게 됩니다. SK 하이닉스의 321층 솔루션은 각각 약 107개의 층으로 이루어진 세 개의 "덱"을 증착하는 방식으로 구현됩니다. 여기서 핵심적인 엔지니어링 과제는 "덱 간 정렬 정확도"입니다. 최상층에 미세한 구멍을 뚫고 나노미터 크기의 중간층 목표 지점에 정확히 맞도록 한 다음, 이 과정을 최하층에도 반복하려면 수백 개의 필름층이 쌓이면서 발생하는 응력으로 인한 "웨이퍼 휨"(기계적 휘어짐)을 보정할 수 있는 정밀한 리소그래피 오버레이 기술이 필요합니다. 계면에서 단 몇 나노미터의 정렬 불량만 발생해도 "단면" 결함이 생겨 전자 채널 경로가 차단되고 메모리 스트링이 사실상 손상됩니다. SK하이닉스는 이러한 "트리플 플러그" 아키텍처를 구현하기 위해 "휘어짐" 현상을 해결하고자 플라스마 에칭의 물리적 원리를 재정립해야 했습니다. 고에너지 이온을 깊은 홈에 충돌시켜 채널 구멍을 가공할 때, 정전기 산란으로 인해 홈 중간의 측벽에 부딪히면서 구멍 중앙이 마치 통처럼 넓어지는 경향이 있습니다. 이러한 "휘어짐" 현상은 기둥의 구조적 안정성을 저하하고 인접한 스트링이 서로 접촉하여 단락을 일으킬 수 있습니다. SK하이닉스는 321층 노드에서 웨이퍼를 극저온으로 냉각하는 "극저온 에칭" 기술, 즉 고급 펄스 플라스마 시퀀스를 적용하여 에칭 공정을 진행했습니다. 낮은 온도는 측벽에 견고한 보호막 형성을 촉진하여, 마치 "테플론 코팅"처럼 벽을 외부 이온으로부터 보호하는 동시에 에칭 물질이 수직으로 바닥까지 파고들 수 있도록 합니다. "에칭 프로파일"에 대한 이러한 제어를 통해 채널 홀은 1층부터 321층까지 완벽한 원통형을 유지하여 스택 내 수직 위치와 관계없이 모든 셀에서 균일한 전기적 특성을 유지합니다. 경제적인 측면에서 321층 구조의 혁신은 대량 생산성 향상을 위한 강력한 무기이며, 이전 238층 구조 대비 생산성을 59% 향상합니다. 이러한 생산성 향상은 단순히 용량 증가(다이당 1Tb)뿐만 아니라 웨이퍼 상의 "순 다이 효율"에서도 비롯됩니다. SK하이닉스는 동일한 X-Y 공간에 더 많은 셀을 수직으로 적층함으로써 고가의 리소그래피 축소(X-Y 크기 축소) 없이 웨이퍼당 총 비트 출력을 성공적으로 증가시켰습니다. 그러나 이러한 고밀도화는 "응력 이동"이라는 새로운 문제를 초래합니다. 산화물과 질화물이 교대로 쌓인 321개의 층이 가지는 엄청난 무게와 장력은 실리콘 기판에 막대한 물리적 스트레스를 가합니다. SK 하이닉스는 이러한 스트레스를 완화하기 위해 특수 "응력 완화 어닐링" 공정을 적용하고, 데이터를 저장하지 않는 구조적 기둥인 "더미 채널"을 설계하여 하중을 지탱하는 역할을 하도록 했습니다. 이러한 구조 기둥은 필름 적층체의 인장 응력을 흡수하여 고온 제조 공정 중 웨이퍼가 감자칩처럼 휘어지는 것을 방지하고, 로봇 핸들러가 웨이퍼를 제조 라인의 나머지 구간으로 운반할 수 있을 만큼 평평한 상태를 유지하도록 합니다.
