반도체 소형화를 향한 끊임없는 노력에서 가장 큰 장애물은 트랜지스터 자체가 아니라 트랜지스터들을 연결하는 번거로운 방식이었습니다. 수십 년 동안 금실로 만든 아치형 고리 형태의 와이어 본딩 방식은 패키지의 최소 부피를 결정짓는 제약이 되었고, 이에 따라 "데드 에어"와 측면 확장으로 귀중한 공간이 낭비되었습니다. SK하이닉스가 TSV(Through Silicon Via) 기술을 도입한 것은 이러한 공간 비효율성에 대한 사실상의 선전포고입니다. 실리콘에 수천 개의 미세한 수직 통로를 직접 뚫어 외부 배선을 완전히 없애고, 칩을 측면 돌출부 없이 적층할 수 있게 했습니다. 하지만 진정한 공학적 경이로움은 박막 축소 공정에 있습니다. 이 공정에서는 웨이퍼를 물리 법칙을 거스르는, 사람 머리카락보다 얇은 정도로 갈아내어 16층 구조의 칩이 기존의 단일 칩만큼 얇은 두께를 유지하도록 합니다. 이것이 바로 고밀도 집적화의 핵심 원리입니다. 더 이상 "밖으로" 확장하는 것이 아니라, 미세한 공간 안에서 "위로" 구축하는 패러다임으로, 기기의 물리적 크기를 단 1mm도 늘이지 않고도 AI에 필요한 초고성능 컴퓨팅 밀도를 구현합니다.
와이어 본딩 대체해 패키지 부피 축소
와이어 본딩을 TSV(Through Silicon Via) 기술로 대체함으로써 얻을 수 있는 가장 즉각적인 물리적 영향은 와이어 루프의 기하학적 구조로 인해 발생하는 "풋프린트 페널티"가 사라진다는 점입니다. 기존의 와이어 본딩 패키지에서는 기계적 모세관이 기판 패드 위로 내려와 "2차 본드"(스티치 본드)를 형성할 공간이 필요하기 때문에 실리콘 다이가 패키지 가장자리에 완전히 밀착될 수 없습니다. 이에 따라 주변 완충 영역이 필요하게 되는데, 이 영역은 종종 사방으로 0.5mm에서 1mm까지 확장되어 연산 능력에는 아무런 기여도 하지 않지만 최종 부품의 X-Y 표면적을 많이 증가시키는 "데드 스페이스"를 생성합니다. 또한 금선이 실리콘 가장자리에 닿아 단락되는 것을 방지하기 위해 금선은 위쪽으로 아크를 발생시켜야 하며, 이로 인해 약 100~200마이크로미터의 수직 "루프 높이"가 생깁니다. 이 루프는 두꺼운 스페이서 없이 다음 부품을 바로 위에 배치하는 것을 방지하는 "천장" 역할을 합니다. SK 하이닉스의 TSV 아키텍처는 이러한 요구 사항을 완전히 제거합니다. 신호를 실리콘 벌크 내부로 라우팅함으로써 "세컨드 본드" 패드가 기판 주변부에서 제거되고 칩 활성 영역 바로 아래에 배치됩니다. 이를 통해 패키지는 "팬아웃" 디자인에서 "진정한 칩 스케일 패키지(CSP)"로 변환되어 최종 패키지 부피가 실리콘 자체의 부피와 거의 동일해지며, 모바일 기기의 크기를 부풀리는 "패키징 관련 기생 요소"가 제거됩니다. 단일 칩 수준을 넘어, 특히 "엇갈린 적층" 방식을 불필요하게 만드는 멀티칩 스태킹 시나리오에서는 부피 감소 효과가 기하급수적으로 커집니다. 와이어 본딩을 사용하는 기존 NAND 또는 DRAM 패키징에서는 와이어 본딩 도구가 접근할 수 있도록 본딩 패드를 노출하기 위해 칩을 계단식으로 쌓아야 했습니다. 즉, 각 레이어가 아래 레이어와 약간씩 어긋나게 쌓아야 했습니다. 이러한 "계단식 구조"는 소형화에 있어 기하학적으로 재앙과 같습니다. 위로 쌓을수록 수평 방향으로 공간이 확장되어 머더보드의 귀중한 공간을 대각선으로 차지하게 됩니다. TSV 기술은 "직교 수직 적층"을 가능하게 하여 12개 또는 16개의 칩을 마이크론 수준의 정밀도로 서로 바로 위에 정렬할 수 있도록 합니다. 측면 오프셋이나 배선용 "발코니"가 필요하지 않습니다. 16단 TSV 스택은 단일 칩과 정확히 동일한 X-Y 공간을 차지합니다. 이러한 아키텍처 혁신 덕분에 SK 하이닉스는 기존에 스태거드 와이어 본딩 방식을 사용해 4GB까지만 탑재할 수 있었던 물리적 공간에 24GB 또는 36GB의 메모리를 탑재할 수 있게 되었습니다. "오프셋 오버헤드"가 제거됨에 따라 부피 밀도($비트/mm^3$) 가 10배로 증가하여, 기존의 지그재그형 피라미드 구조로는 물리적으로 장착이 불가능했던 AI 가속기나 초박형 노트북과 같은 협소한 섀시에도 고성능 메모리를 탑재할 수 있게 되었습니다. 부피 감소의 마지막 요소는 "캡슐화 오버헤드"에서 찾을 수 있습니다. 와이어 본딩에서, 깨지기 쉬운 금 루프는 기계적으로 취약하며 성형 공정 중에 "와이어 스윕"(변형)이 발생하기 쉽습니다. 이를 보호하기 위해 상당량의 에폭시 몰딩 컴파운드(EMC)를 주입하여 와이어 루프의 가장 높은 부분을 덮어야 하는데, 이로 인해 패키지 상단에 수백 마이크로미터의 불필요한 플라스틱 두께가 추가됩니다. 이 "보호 캡"은 사실상 낭비되는 수직 공간입니다. SK하이닉스의 TSV(Temporary Sensor Vessel) 및 범플리스 또는 마이크로 범프 통합 기술을 통해, 인터커넥트는 다이 사이에 매립된 견고한 금속 구조로 되어 있어, 허공에 떠 있는 약한 전선과 같은 형태가 아닙니다. 결과적으로, 몰드 캡은 실리콘 뒷면을 덮을 수 있을 정도로만 이론적으로 최대한 얇게 만들 수 있습니다. 일부 고급 웨이퍼 레벨 패키지(WLP)에서는 몰드 캡을 완전히 제거하여 실리콘 뒷면을 직접 노출해 방열판을 직접 부착할 수 있도록 합니다. EMC 부피 감소는 패키지의 Z 높이를 줄여 스마트폰을 더욱 얇게 만들 뿐만 아니라 열 부피 효율도 향상합니다. 절연 플라스틱을 전도성 실리콘과 구리로 대체함으로써 패키지의 열 방출 속도가 빨라지고, 냉각 솔루션(팬, 히트 파이프) 또한 소형화할 수 있어 전체 전자 시스템의 부피 감소 효과를 가져옵니다.
웨이퍼를 종이처럼 얇게 만든다
표준 실리콘 웨이퍼를 12층 또는 16층 적층이 가능한 유연한 막으로 변환하는 것은 나노미터 정밀도로 제어되는 기계적 힘을 이용한 위업입니다. 표준 제조 웨이퍼는 제조 공정의 혹독함을 견딜 수 있도록 약 775마이크로미터의 두께로 시작합니다. 하지만 SK하이닉스는 표준화된 HBM 패키지 높이에 맞추기 위해 이 실리콘 덩어리를 30마이크로미터 이하로 연마해야 하는데, 이는 구조 재료의 96% 이상을 제거하는 것을 의미합니다. 이 "백그라인딩" 공정은 회전하는 다이아몬드 연마 휠을 사용하여 실리콘 뒷면을 물리적으로 깎아내는 방식입니다. 여기서 핵심적인 문제는 연마 자체보다는 연마 과정에서 발생하는 "표면 아래 손상"입니다. 기계적 마찰은 웨이퍼 깊숙이 침투하는 미세한 균열과 결정 전위 네트워크를 생성합니다. 이러한 미세 균열을 방치하면 작동 중 열팽창으로 인해 응력 집중점이 되어 다이가 파손될 수 있습니다. 따라서 SK 하이닉스는 연삭 직후 습식 화학 에칭(CMP) 또는 플라스마 연마를 이용하여 손상된 실리콘 층을 부드럽게 용해하는 "응력 완화" 공정을 필수적으로 시행합니다. 이 공정을 통해 손상 부위를 복구하고 프린터 용지보다 얇으면서도 인장 강도를 유지하는 거울처럼 매끄러운 표면을 얻을 수 있습니다. 알루미늄 호일처럼 유연할 정도로 얇게 가공된 웨이퍼를 다루려면 "임시 캐리어 본딩(TCB)"이라는 정교한 지원 시스템이 필요합니다. 30 마이크로미터 두께의 실리콘 웨이퍼는 내부 잔류 응력으로 인해 강성을 잃고 감자칩처럼 말려 올라가 로봇 팔이 집어 올릴 수 없게 됩니다. 이 문제를 해결하기 위해 분쇄 공정을 시작하기 전에 특수 열가소성 접착제 또는 UV 경화성 접착제를 사용하여 디바이스 웨이퍼를 두껍고 단단한 "캐리어 웨이퍼"(일반적으로 유리 또는 실리콘)에 앞면이 아래로 향하도록 접착합니다. 이 캐리어는 임시 외골격 역할을 하여 연삭 휠의 기계적 토크를 흡수하고 얇은 웨이퍼를 완벽하게 평평하게 유지합니다. 기술적 핵심은 "박리" 단계에 있습니다. TSV가 노출되고 후면 공정이 완료되면, 깨지기 쉬운 얇은 웨이퍼에 균열을 일으킬 수 있는 기계적 힘을 가하지 않고 캐리어를 제거해야 합니다. SK 하이닉스는 고출력 UV 레이저를 투명 유리 캐리어에 조사하여 접착층을 즉시 기화시키는 "레이저 디본딩" 기술을 사용합니다. 이 "제로 포스" 릴리스 방식은 얇은 웨이퍼를 다이싱 테이프 위로 부드럽게 분리하여 초박형 실리콘이 제조 공장의 무거운 기계에서 패키지의 섬세한 조립 단계로 옮겨지는 과정에서 손상되지 않도록 보장합니다. 이러한 극도 박막화의 궁극적인 목표는 JEDEC 표준에서 정한 "Z-높이 제한"을 극복하는 동시에 "총 두께 변화(TTV)"를 최대한 제어하는 것입니다. HBM3E 모듈의 경우, 전체 패키지 높이는 엄격하게 제한됩니다(일반적으로 약 720마이크로미터). 8개 다이를 위해 설계된 공간에 16개의 다이를 적층하려면 각 다이의 두께를 실질적으로 절반으로 줄여야 합니다. 하지만 단순히 얇게 만드는 것만으로는 충분하지 않습니다. 두께가 균일해야 합니다. 연삭 공정으로 웨이퍼 중심부의 두께가 31마이크로미터이고 가장자리의 두께가 29 마이크로미터(단 2마이크로미터의 차이)가 되면, 16층을 쌓을 때 이러한 두께 차이가 누적됩니다. 최상단 다이에 도달할 때쯤이면 "스택 틸트(Stack Tilt)"가 너무 심해져서 마이크로 범프가 한쪽 면에서 접촉을 제대로 하지 못해 개방 회로가 발생할 수 있습니다. SK 하이닉스는 연삭 장비에 내장된 능동 피드백 루프를 활용하여 실시간으로 두께를 측정하고, 이를 통해 스택 틸트를 서브마이크로미터 범위 내로 제어합니다. 이처럼 평탄도에 대한 철저한 제어 덕분에 16층으로 이루어진 "실리콘 타워"는 완벽하게 똑바로 설 수 있으며, 최종 HBM 모듈이 NVIDIA H100 GPU의 좁은 열 공간에 히트싱크에 눌리지 않고 장착될 수 있습니다.
최소 면적에서 최대 용량을 구현하는 고밀도 통합
고밀도 집적화의 궁극적인 실현은 기존의 납땜 방식에서 "하이브리드 본딩"(구리 대 구리 본딩)으로의 전환에 달려 있습니다. 현재의 TSV(Through-Short Vapor Ventilation) 기술은 레이어를 연결하기 위해 직경이 약 20~40마이크로미터인 미세한 솔더 구체인 "마이크로 범프"를 사용하는데, 이 범프들은 리플로우 공정 중에 서로 연결되어 단락을 일으키기 때문에 물리적으로 너무 가깝게 배치할 수 없습니다. SK하이닉스는 동일한 표면적에서 최대 용량을 달성하기 위해 "범플리스(Bumpless)" 아키텍처를 개발하고 있습니다. 하이브리드 본딩 기술은 구리 TSV 패드와 유전체 표면을 원자 수준의 평탄도로 연마하여 납땜 없이 직접 접합할 수 있도록 합니다. 이러한 기술적 도약으로 연결 피치를 25마이크로미터에서 10마이크로미터 미만으로 줄일 수 있습니다. 수학적으로, 이러한 피치 감소는 혁신적인 변화를 가져옵니다. 이는 수직 상호 연결 밀도가 제곱에 비례하여 증가함을 의미합니다. SK 하이닉스는 솔더 영역과 범프 사이의 필수적인 "접근 금지 구역"을 제거함으로써 동일한 1제곱밀리미터의 실리콘 공간에 수천 개의 데이터 채널을 더 많이 집적할 수 있습니다. 이 초고밀도 상호 연결 메시는 물리적으로 16개의 다이를 신호 무결성 문제에 부딪히지 않고 쌓을 수 있게 해 주어, 손톱 크기만큼의 머더보드 공간만 차지하는 48GB 또는 64GB 메모리 큐브를 효과적으로 구현할 수 있게 합니다. 기본 다이 아키텍처를 통한 전략적인 "로직과 메모리 분리"를 통해 진정한 고밀도 집적화를 달성할 수 있습니다. 기존의 평면 칩에서는 데이터 관리에 필요한 주변 로직 회로(명령 디코더, 감지 증폭기, I/O 드라이버)에 상당한 실리콘 면적이 낭비됩니다. HBM TSV 시대에 SK 하이닉스는 가장 아래쪽 칩을 전용 고급 노드 "로직 베이스 다이"(종종 5nm 또는 12nm와 같은 다른 공정 노드에서 제작됨)로 하고, 그 위에 쌓인 다이는 순수 고밀도 DRAM 코어 어레이로 하는 이종 방식을 채택했습니다. 이러한 분리 덕분에 상단 메모리 다이에서 부피가 큰 로직 회로를 제거하여 "셀 효율"(칩 면적 대비 실제 데이터 저장에 사용되는 면적 비율)을 극대화할 수 있습니다. 결과적으로, 사용할 수 있는 모든 마이크로미터 면적이 오버헤드 회로가 아닌 데이터 저장을 위한 커패시터와 트랜지스터에 할당되므로 레이어당 메모리 밀도가 많이 증가합니다. 기본 다이는 중앙 집중식 "트래픽 컨트롤러" 역할을 하여 신호를 버퍼링하고 그 위에 있는 12개 또는 16개 레이어의 복잡한 주소 지정을 관리합니다. 이러한 아키텍처를 통해 전체 패키지 용량은 높이에 비례하여 선형적으로 확장되는 반면 시스템 컨트롤러의 전기적 부하는 일정하게 유지되므로, 일반적으로 고밀도 확장을 제한하는 버스 용량의 한계를 효과적으로 극복할 수 있습니다. 마지막으로, "최소 면적에 최대 용량"이라는 개념은 "열 밀도 한계"를 해결해야 합니다. 테라바이트급 대역폭을 아주 작은 공간에 압축하면 에너지 밀도(와트/mm²)가 원자로 노심에 버금가는 수준이 됩니다. 큐브의 중심부가 녹아버린다면 고밀도 집적은 지속 불가능합니다. SK 하이닉스는 TSV 어레이 내에 내장된 "파워 비아스(Power Vias)"와 분산형 전력 공급 네트워크(PDN)를 통해 이 문제를 해결합니다. 일반적인 신호 TSV와 달리, 이러한 특수 비아는 최소한의 저항(IR 드롭)으로 전류를 전달하고 열 통로 역할을 하도록 설계되었습니다. 고밀도 데이터 채널 전체에 이러한 "열 방출구"를 집중적으로 배치함으로써 스택 중앙에서 발생하는 열이 방열판으로 직접 수직 경로를 통해 전달됩니다. 또한, 통합 설계에는 각 레이어의 온도를 독립적으로 모니터링하는 "열 제어 로직"이 베이스 다이에 직접 내장되어 있습니다. 고밀도 스택의 핵심 부분이 과열되기 시작하면, 기본 다이는 과열된 영역의 특정 뱅크를 지능적으로 "재가열"하거나 속도를 조절하는 동시에 온도가 낮은 바깥쪽 영역은 최대 속도로 작동하도록 유지할 수 있습니다. 이러한 지능형 열 관리 덕분에 칩은 과도하게 큰 냉각 솔루션 없이도 최대 저장 밀도로 작동할 수 있으며, 소형 AI 서버 블레이드에 필수적인 "최소 면적"이라는 가치를 유지할 수 있습니다.
