나노미터 스케일링을 향한 치열한 경쟁 속에서 칩 크기를 줄이는 것은 더 이상 단순한 설계의 문제가 아니라, 물리 법칙의 근본 원리에 맞서는 전쟁이다. DRAM 커패시터가 바이러스 크기 정도로 작아지면서, 표준 이산화규소로는 내부에 전하를 유지하는 것이 불가능해졌고, 치명적인 "양자 터널링" 현상으로 인해 메모리 진화 자체가 위협받게 되었습니다. 이 글에서는 SK하이닉스가 고유전율(High-K) 소재와 원자층 증착(ALD) 기술을 활용하여 '유전체 위기'를 극복한 기술적 기적을 공개합니다. 본 발표에서는 하이닉스가 화학 기상 증착(CVD) 방식의 조잡한 재료 "부어 붓기"에서 원자층 하나하나를 정밀하게 "성장시키는" 기술로 전략적 전환을 이루어내면서 핵심적인 누설 전류 문제를 해결한 과정을 살펴봅니다. 나노 규모의 혁명을 분석하여 오늘날의 거대한 4D NAND와 초고속 HBM에 필요한 구조적 안정성이 어떻게 강제적인 방식이 아닌, 원자의 보이지 않는 영역을 완벽하게 제어함으로써 구현되었는지 보여드리겠습니다.
미세가공의 한계를 뛰어넘는 꿈의 나노기술
SK 하이닉스의 클린룸에서 원자층 증착(ALD)이 왜 "꿈의 기술"로 추앙받는지 진정으로 이해하려면, 초소형화 시대에 그 전신인 화학 기상 증착(CVD)과 물리 기상 증착(PVD)이 겪었던 처참한 실패를 먼저 직시해야 합니다. 과거에는 절연체나 금속층을 증착하는 것이 마치 벽에 스프레이 페인트를 칠하는 것과 같았습니다. 충분한 양의 재료를 뿌리기만 하면 작업이 완료되는 식이었죠. 하지만 반도체 노드가 20나노미터 이하로 축소되면서 칩 구조는 평평한 평면에서 극단적인 "종횡비"를 가진 험준한 협곡으로 변모했습니다. 즉, 높이가 너비보다 수십 배나 큰 깊고 좁은 홈이 생긴 구조가 된 것입니다. 기존의 CVD(화학 기상 증착) 방식으로 이러한 미세한 홈을 코팅하려고 하면, 무작위로 움직이는 반응물 분자들이 충돌하여 홈 입구의 윗부분 모서리에 달라붙는 현상이 발생했습니다. "오버행(Overhang)"이라고 알려진 이 현상은 바닥면이 코팅되기 전에 입구를 막아 구조물 내부에 치명적인 공기주머니 또는 "공극(Void)"을 만들었습니다. DRAM 커패시터와 3D NAND 플래시와 같이 위험 부담이 큰 분야에서 이러한 공극은 단순한 외관상의 결함이 아니라 예측할 수 없는 전기적 고장을 일으키는 회로 파괴 요소입니다. 업계는 재료를 연속적으로 붓는 "아날로그" 방식으로는 새로운 아키텍처에 필요한 "디지털" 정밀도를 더 이상 충족할 수 없는 물리적 한계에 부딪혔고, 부피가 아닌 표면 화학을 기반으로 작동하는 기술로의 근본적인 전환이 필요하게 되었습니다. ALD의 탁월함은 직관에 반하는 접근 방식에 있습니다. 현존하는 증착 방법 중 가장 느린 방식이지만, 완벽한 결과를 얻을 수 있는 유일한 방법입니다. 챔버 내에서 기체를 동시에 혼합하는 CVD와 달리, ALD는 "자가 제한 표면 반응"이라고 알려진 순차적인 "펄스" 메커니즘을 통해 작동합니다. 이 공정은 마치 화학적 지퍼처럼 작동합니다. 먼저 "전구체 A"를 진공 챔버에 주입하여 웨이퍼 표면을 덮습니다. 특수한 화학적 설계 덕분에 이 분자들은 사용할 수 있는 모든 원자 결합 부위가 채워질 때까지만 표면에 부착되고, 그 후에는 물리적으로 더 이상 부착되지 않습니다. 이것이 바로 "자가 제한"이라는 마법 같은 원리입니다. 과잉 가스는 아르곤과 같은 불활성 가스로 격렬하게 제거됩니다. 다음으로 "반응물 B"를 도입합니다. 반응물 B는 표면 자체에는 반응하지 않고 이미 부착된 전구체 A 층과만 반응하여 유기 리간드를 제거하고 원하는 물질(예: 고유전율 유전체)의 순수한 단일 원자층만 남깁니다. 이 사이클은 펄스당 정확히 하나의 단일층(종종 1나노미터 미만 두께)을 추가합니다. 즉, 필름의 두께는 시간이나 온도에 의해 제어되는 것이 아니라, 단순히 계산된 사이클 횟수에 의해 결정됩니다. 이 "디지털" 제어 덕분에 SK 하이닉스 엔지니어들은 오차 범위 없이 정확히 35옹스트롬의 유전체 두께를 설정할 수 있는데, 이는 마치 "원자 안무"와 같은 기술로, 단 하나의 원자 공간도 낭비하지 않고 커패시터를 절연할 수 있게 해 줍니다. 하지만 ALD의 진정한 "꿈"은 기하학적 구조에 전혀 구애받지 않는다는 점이며, 이는 SK 하이닉스의 혁신적인 4D NAND 기술의 핵심 요소가 되었습니다. 현대의 3D NAND에서 "채널 홀"은 수백 개의 적층 된 층을 관통하는 매우 깊고 수직적인 통로로, 마치 고층 빌딩 1층 복도를 칠할 때 옥상 굴뚝에서 붓을 내려야 하는 것과 같습니다. 기존 방식은 굴뚝 윗부분만 막아버리고 아랫부분은 그대로 두는 방식이었습니다. ALD(원자층 증착) 방식은 포화 메커니즘을 이용합니다. 전구체 가스가 미세한 구멍의 맨 아래까지 이동하면서, 결합할 수 있는 빈자리를 찾을 때까지 이리저리 움직입니다. 구멍의 깊이가 너비보다 100배나 하더라도 상관없습니다. 가스가 물리적으로 표면에 도달할 수만 있다면 반응이 일어납니다. 복잡하고 높은 종횡비 구조에서 100% "스텝 커버리지"를 달성할 수 있는 능력 덕분에 SK하이닉스는 평면 구조에서 238층 이상의 4D NAND와 같은 거대한 수직 적층 구조로 나아갈 수 있었습니다. ALD(원자층 증착) 기술이 홀 내부 깊숙이 있는 CTF(Charge Trap Flash) 층을 균일하게 "감싸는" 방식으로 코팅하지 않았다면 고층 3D 메모리 아키텍처로의 전환은 물리적으로 불가능했을 것입니다. 따라서 이 기술은 현대 데이터 센터를 지탱하는 숨은 영웅이라고 할 수 있습니다.
DRAM 커패시터 용량을 유지하는 고유전율 High-K 유전 상수
DRAM의 끊임없는 소형화 과정에서 커패시터는 이진수 '1' 또는 '0'을 나타내는 전하를 저장하는 기본적인 "저장소" 역할을 합니다. 그러나 반도체 노드가 나노미터 단위까지 축소됨에 따라 이 저장소는 "정전용량 역설"로 알려진 심각한 존재론적 위기에 직면하게 되었습니다. 물리 법칙($C = \epsilon \cdot A / d$)에 따르면, 정전 용량($C$)은 커패시터 플레이트의 표면적($A$)과 절연층의 두께($d$)에 의해 결정됩니다. 칩 크기를 줄이면서 각 커패시터에 사용할 수 있는 표면적($A$)이 줄어들기 때문에, 충분한 저장 용량을 유지하기 위해서는 절연벽($d$)을 위험할 정도로 얇게 만들어야 합니다. 이 절연층(일반적으로 이산화규소($SiO_2$)로 만들어짐)가 몇 나노미터보다 얇아지면 "양자 역학적 터널링" 현상이 발생하여 전자가 벽을 통해 "순간 이동"하게 되고, 이에 따라 양동이에서 전하가 즉시 누출됩니다. 이 누설 전류는 DRAM의 최대 적입니다. 전하가 너무 빨리 소모되면 메모리 컨트롤러가 제때 데이터를 갱신할 수 없어 데이터 손상 및 시스템 충돌이 발생합니다. 업계는 양자 물리학 법칙을 위반하지 않고는 콘덴서의 폭을 넓히거나 절연층을 얇게 만들 수 없다는 난관에 직면했습니다. 이러한 물리적 장벽을 허물기 위해 SK 하이닉스 엔지니어들은 재료 과학의 연금술에 주목하여 기존의 이산화규소를 산화지르코늄(ZrO₂)이나 산화하프늄(HfO₂)과 같은 "고유전율(High-K)" 소재로 대체했습니다. 여기서 "K"는 소재가 전기장을 집중시키는 능력을 나타냅니다. 고유전율(High-K) 소재를 활용함으로써 엔지니어들은 일종의 "원자 마술"을 부릴 수 있습니다. 즉, 터널링 하는 전자를 차단하여 누설 전류를 방지할 만큼 물리적으로 두껍지만, 전기적으로는 매우 얇은 것처럼 작용하는 유전체 층을 만들어 정전 용량을 증가할 수 있습니다. 이 개념은 등가 산화막 두께(EOT)라고 하며, 이를 통해 커패시터는 작은 크기를 차지하면서도 마치 큰 양동이처럼 작동할 수 있습니다. 예를 들어, 지르코늄 기반의 고유전율(High-K) 층은 물리적으로 5나노미터 두께로 전류 누설을 막을 만큼 견고하지만, 전기적으로는 0.5나노미터 두께의 SiO₂ 층처럼 작동합니다. 이러한 치환은 DRAM 기술이 20nm 노드를 넘어 발전할 수 있도록 한 결정적인 돌파구였으며, 커패시터를 단순한 저장 장치에서 본래 의도보다 훨씬 효율적으로 전자를 포획하도록 설계된 특수 금속 산화물의 복잡한 샌드위치 구조로 변모시켰습니다. 하지만 이러한 특수한 고유전율(High-K) 소재를 통합하는 과정에서 새로운 난관이 발생했습니다. 바로 이 소재들이 화학적으로 매우 불안정하고, 최신 콘덴서의 깊고 바늘 모양의 구조 내부에 증착하기가 매우 어렵다는 점입니다. 바로 이 지점에서 고유전율 소재와 원자층 증착(ALD) 기술의 결합이 SK 하이닉스의 전략적 핵심 무기가 되었습니다. 최신 DRAM 셀에서 커패시터는 흔히 100:1을 넘는 종횡비를 가진 길고 좁은 원통형(또는 벌집 구조 내부의 기둥형) 모양을 하고 있습니다. 고유전율(High-K) 유전체는 이 미세한 원통의 내부 벽을 완벽하게 균일하게 코팅해야 합니다. 만약 어느 한 모서리라도 코팅이 원자 하나라도 얇아지면 전기장이 절연체를 뚫고 들어가 셀을 파괴하게 됩니다. 기존 증착 방법은 이러한 경우에 심각한 문제를 초래하지만, ALD(원자층 증착)는 고유전율(High-K) 박막을 원자층 단위로 성장시켜 지르코늄 산화물 결정 구조가 트렌치 바닥까지 완벽하게 조밀하고 "핀홀"이 없도록 함으로써 성공을 거두었습니다. 나아가 SK하이닉스는 ALD(원자층 증착) 기술을 이용하여 서로 다른 고유전율(High-K) 소재를 층층이 쌓아 정전 용량과 누설 전류 성능을 동시에 최적화하는 "다층 유전체"를 개발했습니다. 이러한 원자 수준의 기술력 덕분에 SK하이닉스의 DRAM 모듈은 칩의 물리적 크기가 점점 작아지는 와중에도 고성능을 유지하면서도 긴 리프레시 주기와 낮은 전력 소비를 제공할 수 있습니다.
하이닉스의 CVD 한계를 뛰어넘는 기술 혁신
화학 기상 증착(CVD)에서 원자층 증착(ALD)으로의 전환은 품질 향상을 위해 화학적으로 필수적이었지만, "처리량 역설"로 알려진 심각한 물류적 악몽을 초래했습니다. 대량 생산 환경의 반도체 제조 공장(Fab)에서는 "시간이 곧 생산량"입니다. 전통적인 CVD(화학 기상 증착)는 마치 소방호스처럼 몇 초 만에 두꺼운 박막을 증착할 수 있는 빠르고 강력한 공정입니다. 반면 ALD(원자층 증착)는 매우 느립니다. 원자층 단위로(한 주기당 약 0.1나노미터) 재료를 쌓아 올리기 때문에 표준 10나노미터 두께의 박막을 성장시키는 데 몇 시간이 걸릴 수 있습니다. SK하이닉스처럼 매달 수십만 장의 웨이퍼를 생산하는 회사에 표준 단일 웨이퍼 ALD를 도입하는 것은 경제적으로 자살 행위나 다름없었습니다. 기존의 고속 장비 생산량과 맞먹는 수준의 저속 장비를 수용하려면 공장을 10배나 더 크게 지어야 했기 때문입니다. SK 하이닉스의 진정한 혁신은 단순히 ALD 기술을 도입한 데 그치지 않고, ALD를 상업적으로 실현할 수 있게 만들기 위해 "배치 처리 아키텍처"를 혁신적으로 개선한 데 있습니다. 하이닉스 엔지니어들은 작은 챔버에서 웨이퍼를 한 장씩 처리하는 방식 대신, 장비 공급업체와 협력하여 "퍼니스 ALD"(또는 세미 배치 ALD)를 완성했습니다. 이 기술은 "보트" 형태의 용기에 웨이퍼 50~100개를 수직으로 쌓고 전구체 가스를 전체 스택에 동시에 주입하는 방식입니다. 이러한 공학적 성과를 달성하기 위해서는 복잡한 유체 역학을 완벽하게 이해하여 스택 하단과 상단의 가스 농도를 동일하게 유지해야 했습니다. 이를 통해 기존의 느린 ALD 공정의 생산성을 50배 향상해, CVD 지지자들이 결코 넘어설 수 없다고 주장해 왔던 "속도 한계"를 돌파했습니다. SK하이닉스는 속도 문제 외에도 플라스마 강화 원자층 증착(PEALD) 기술을 적극적으로 도입하여 CVD의 "열 예산" 한계를 극복했습니다. 기존의 열 CVD 방식이나 일반적인 열 ALD 방식은 고체 박막 형성에 필요한 화학반응을 유도하기 위해 고온(종종 600°C 이상)이 필요합니다. 하지만 최신 4D NAND 및 DRAM의 복잡한 다층 구조에서 하부층에는 종종 섬세한 금속 상호 연결부(구리 또는 텅스텐 등) 또는 열에 민감한 도핑 프로파일이 포함되어 있어 증착 주기 동안 고온에 노출될 경우 녹거나 제어할 수 없이 확산할 수 있습니다. SK하이닉스는 플라스마 에너지를 열 대신 촉매로 활용함으로써 이러한 열적 제약을 극복했습니다. 챔버 내부에 고에너지 플라스마장을 생성하여 반응 가스를 이온화시키고 반응성을 극대화함으로써 훨씬 낮은 온도(대개 400°C 이하)에서 증착이 가능하게 했습니다. 이러한 "저온 고품질" 기능 덕분에 하이닉스는 가장 취약한 "후공정(BEOL)" 구조에도 미세한 회로를 손상하지 않고 초고밀도, 핀홀 없는 절연층을 적용할 수 있었습니다. 이 혁신은 마치 가마를 사용하지 않고 도자기 유약을 굽는 법을 배우는 것과 같았으며, 복잡한 칩 아키텍처의 구조적 무결성을 유지하면서도 ALD만이 제공할 수 있는 다이아몬드처럼 단단한 보호 기능을 구현했습니다. SK하이닉스는 "특수 금속-유기 전구체"의 사용을 개척함으로써 CVD의 재료 순도 한계를 뛰어넘었습니다. CVD 시대에는 업계가 사염화티타늄과 같은 할로겐화물 기반 전구체에 크게 의존했는데, 이는 효과적이었지만 "불순물"이 많았습니다. 즉, 필름 내에 부식성 염소나 탄소 잔류물을 남기는 경우가 많았습니다. 이러한 불순물은 전자를 포획하는 "트랩 사이트" 역할을 하여 고유전율(High-K) 유전체의 성능을 저하하고 시간이 지남에 따라 메모리 셀의 신뢰성을 떨어뜨립니다. "순도가 성능의 핵심"이라는 점을 인식한 하이닉스는 전구체 엔지니어링에 막대한 투자를 하여, 퍼지 사이클하는 동안 깨끗하게 반응하고 완전히 제거되도록 설계된 유기금속 화합물의 복합 "칵테일"을 개발했습니다. 하이닉스는 전구체가 금속 원자에서 떨어져 나가는 화학적 반응인 "리간드 교환" 메커니즘을 최적화함으로써 이론적으로 거의 완벽한 수준의 박막 밀도를 달성했습니다. 이러한 화학적 혁신 덕분에 하이닉스의 ALD 공정으로 증착된 3nm 층은 기존 CVD 방식으로 증착된 10nm 층보다 우수한 전기 절연 특성을 갖습니다. "나노미터당 박막 품질"의 이러한 획기적인 향상은 칩의 물리적 크기를 줄이면서도(다이 축소) 수명과 데이터 보존 능력을 향상하는 핵심 기술이며, "작을수록 약하다"는 기존의 통념을 뒤집는 것입니다.
