글로벌 NAND 플래시 시장은 단순한 수직 레이어 수 경쟁을 넘어, 아키텍처 효율성을 둘러싼 미세한 경쟁으로 진화했습니다. 업계는 초기에는 안정적이지만 부피가 큰 기존의 플로팅 게이트(Floating Gate, FGA) 기술을 꺼렸지만, 셀 간 간섭이라는 물리적 한계로 인해 필연적으로 차지 트랩 플래시(Charge Trap Flash, CTF)로의 패러다임 전환이 불가피해졌습니다. 하지만 현대 시대의 진정한 차별화 요소는 더 이상 셀의 물리적 특성만이 아니라 주변 로직의 전략적 재배치에 있습니다. 경쟁사들은 이제 "두뇌"(주변 회로)를 저장 장치 바로 아래에 숨겨 칩 크기를 최소화하기 위한 치열한 경쟁을 벌이고 있습니다. 주요 제조업체마다 미묘하게 차이가 나는 이러한 구조적 혁명은 웨이퍼당 "순 다이(Net Die)" 수를 극대화하는 데 결정적인 요소이며, 결과적으로 테라바이트 시대의 경제를 누가 주도할지를 결정합니다.
경쟁사 3D 구조와의 주요 차이점
SK하이닉스의 "4D NAND"와 기존 경쟁사 아키텍처의 근본적인 구조적 차이점은 주변 회로(Peri)의 전략적 재배치에 있습니다. 기존 3D NAND 설계에서는 데이터 읽기 및 쓰기를 담당하는 로직 트랜지스터가 메모리 셀 어레이 옆에 배치되어 있는데, 마치 고층 빌딩 옆에 주차장이 있는 것과 같습니다. 이러한 "셀 옆면 배치(Peri-Beside-Cell)" 방식은 로직 영역이 귀중한 실리콘 공간의 최대 30%를 차지하기 때문에 본질적으로 비효율적입니다. 이에 따라 레이어를 추가하더라도 칩 크기를 줄일 수 없습니다. SK 하이닉스의 PUC(셀 아래면 배치) 기술은 마이크론의 CUA(CMOS Under Array) 및 삼성의 COP(셀 위면 배치)과 개념적으로 유사하지만, 서로 다른 레이아웃 규칙을 적용하여 로직 블록 전체를 메모리 스택 바로 아래에 배치합니다. 이 아키텍처는 제어 로직을 위한 "지하층"을 효과적으로 만들어 전체 표면적을 메모리 저장에 활용할 수 있도록 합니다. SK 하이닉스는 아파트(셀)를 주차장(로직) 위에 직접 쌓아 올림으로써 칩의 측면 확장을 없앴습니다. 그 결과, 동일한 레이어 수를 가진 경쟁사 칩보다 다이 크기가 훨씬 작아지며, 웨이퍼당 "순 다이" 개수가 늘어나 대량 생산에서 상당한 비용 절감 효과를 얻을 수 있습니다. 원자 수준에서 보면, 인텔과 마이크론(이전 세대)과 같은 경쟁사들이 과거에 사용했던 플로팅 게이트(FG) 아키텍처 대신 차지 트랩 플래시(CTF) 기술을 확고하게 채택하면서 그 차이가 더욱 두드러집니다. 플로팅 게이트는 전도성 폴리실리콘 "보트"를 사용하여 전자를 저장하는데, 셀들이 서로 가까이 배치될수록 문제가 발생합니다. 셀 간의 근접성으로 인해 한 셀의 전하가 인접한 셀의 전압 임계값을 의도치 않게 변화시키는 "셀 간 간섭"(크로스토크)이 발생하기 때문입니다. SK하이닉스의 CTF 구조는 전도성 게이트를 비전도성 질화규소(SiN) 절연층으로 대체하여 전자를 제자리에 "포획"합니다. 저장 매체가 절연체이기 때문에 플로팅 게이트에서 흔히 발생하는 정전 용량 결합의 영향을 받지 않아 SK하이닉스는 각 셀의 수직 높이를 크게 줄일 수 있었습니다. 이러한 "짧고 견고한" 셸 구조는 초고층 적층(200층 이상)에 매우 중요합니다. 플로팅 게이트(FGA) 스택은 238층에서 위험할 정도로 높고 불안정해질 수 있지만(피사의 탑처럼 기울어짐), SK하이닉스는 콤팩트한 CTF 셀을 사용하여 훨씬 짧은 물리적 기둥으로 동일한 밀도를 달성할 수 있습니다. 이는 웨이퍼에 가해지는 기계적 스트레스를 줄이고 핵심 공정인 "고종횡비 접촉(HARC)" 식각 수율을 향상하는 데 도움이 됩니다. 또한, 구조적 차이는 "다층" 적층 전략에서 나타납니다. 업계가 300개 이상의 레이어를 사용하는 방향으로 나아가면서, 플라즈마 물리학의 한계로 인해 전체 스택을 관통하는 단일 구멍을 식각하는 것이 물리적으로 불가능해집니다. 구멍은 아래쪽으로 갈수록 좁아지다가 결국 막히게 됩니다. 경쟁사들이 기술 개발 초기 단계에서 "더블 스태킹"(90층 블록 두 개를 따로 식각하여 융합하는 방식)에 의존해야 했던 것과 달리, SK 하이닉스는 최적화된 4D 구조 덕분에 "싱글 데크" 또는 고효율의 더블 데크 방식을 더 오랫동안 유지할 수 있었습니다. 4D 구조의 낮은 수직 프로파일은 식각 플라스마가 하단 소스 라인에 도달하는 거리를 단축해 줍니다. 이러한 설계 덕분에 "채널 홀" 프로파일의 복잡성이 줄어들어 홀이 위에서 아래까지 완벽한 원통형을 유지합니다. 경쟁사의 더 높은 구조는 채널 홀의 "휘어짐"이나 "뒤틀림" 현상을 유발하여 상하층 간 셀 성능 편차를 초래할 수 있습니다. SK 하이닉스의 구조적 강성과 낮은 종횡비는 모든 층에 걸쳐 균일한 전기적 특성을 보장하여, 일관성이 무엇보다 중요한 엔터프라이즈급 SSD에 필수적인 신뢰성 우위를 제공합니다.
플로팅 게이트 버닝 CTF 매치
기존의 플로팅 게이트(FG) 방식과 최신 차지 트랩 플래시(CTF) 방식 간의 기술적 경쟁은 궁극적으로 나노미터 규모에서의 "정전 용량 결합"이라는 냉혹한 물리적 특성에 의해 결정되었습니다. 수십 년 동안 플로팅 게이트 기술은 전도성 폴리실리콘 "섬"을 이용하여 자유 전자를 저장하는 업계 표준 기술이었습니다. 하지만 제조업체들이 셀 밀도를 높이기 위해 셀 간격을 줄이려고 시도하면서, 이러한 전도성 게이트는 마치 소형 안테나처럼 작용하여 인접한 셀에 전자기 노이즈를 방출하기 시작했습니다. 이러한 "셀 간 간섭"으로 인해 한 셀을 프로그래밍하는 과정에서 인접한 셀의 전압 임계값($V_{th}$)이 의도치 않게 변경되어 심각한 데이터 손상이 발생할 수 있었습니다. CTF 아키텍처는 전도성 저장 매체를 완전히 버리고 비전도성 질화규소(SiN) 절연층을 사용함으로써 이 문제를 해결합니다. 저장 매체가 전기 절연체이기 때문에 셀 간의 정전 용량성 상호 작용이 전혀 없습니다. 이러한 간섭 방지 기능 덕분에 SK하이닉스는 후기 플로팅 게이트 설계에 필요한 복잡한 공극 절연 없이도 셀을 훨씬 더 가깝게 배치할 수 있으며, 결과적으로 10나노미터 이하 스케일링의 물리적 장벽을 효과적으로 제거할 수 있습니다. 신뢰성과 내구성 측면에서 CTF의 강점은 "터널 산화막 열화"에 대한 저항력에 있습니다. 기존의 플로팅 게이트 셀에서는 저장된 전하가 전도성 폴리실리콘 블록 내에서 이동하는 자유 전자 풀 형태로 존재합니다. 마모(반복적인 프로그램/삭제 주기)로 인해 하부 산화막 층에 단 하나의 결함이나 "누설 경로"가 생기면, 마치 구멍 난 물풍선처럼 전체 전하가 순식간에 빠져나가 비트 오류가 발생합니다. 이와 대조적으로, CTF 아키텍처는 질화규소층 내부에 "개별 트랩" 메커니즘을 활용합니다. 전자는 자유롭게 이동할 수 없으며, 절연체의 결정격자 내 깊은 에너지 우물(트랩 사이트)에 물리적으로 포획됩니다. 터널링 산화막 층에 결함이 발생하더라도, 해당 손상 지점 바로 위에 있는 소수의 전자만 탈출할 수 있습니다. 대부분의 전하는 층의 나머지 부분에 안전하게 포획된 상태로 남아 있습니다. 이러한 "국부 전하 유지" 특성 덕분에 CTF 메모리는 데이터 유지 실패에 대해 훨씬 더 강력한 내성을 가지며, 쓰기 작업량이 많은 환경에서도 SSD의 수명을 크게 연장합니다. 이번 경쟁에서 결정적인 타격을 준 것은 3D 수직 적층의 기계적·공학적 요구 사항이었습니다. 적층 수가 100개를 넘어서면서 셀 스택의 물리적 높이가 중요한 제약 조건이 되었습니다. 플로팅 게이트 셀은 폴리실리콘(플로팅 게이트) + 유전체 + 제어 게이트의 두꺼운 적층 구조로 인해 본질적으로 높습니다. 만약 플로팅 게이트를 200층 쌓는다면, 결과적으로 형성되는 종횡비가 너무 극단적으로 되어 적층 구조를 관통하여 식각 된 채널 홀이 심하게 뒤틀리거나 휘어지게 되어 칩의 구조적 제조가 불가능해집니다. CTF 셀은 얇은 절연막(산화물-질화물-산화물)으로 이루어진 단순한 샌드위치 구조이기 때문에 수직 높이가 현저히 낮습니다. 일반적으로 동일한 플로팅 게이트 셀보다 20~30% 더 짧습니다. 이러한 "짧은 Z-높이"의 장점 덕분에 SK 하이닉스는 단 한 번의 공정으로 수백 개의 레이어에 걸쳐 직선적이고 균일한 홀을 식각할 수 있습니다. 이는 본질적으로 메모리의 "고층 빌딩"을 더 낮은 천장으로 건설할 수 있게 해 주어, 패키지 표준에서 요구하는 동일한 물리적 높이 제한 내에서 더 많은 층(용량)을 확보할 수 있게 해 줍니다. 따라서 초고밀도 스토리지에는 부피가 큰 플로팅 게이트 아키텍처가 더 이상 필요하지 않게 됩니다.
칩 크기 축소로 생산성 30% 향상
"생산성 30% 향상"이라는 주장은 단순히 추상적인 효율성 지표가 아니라, 4D NAND로의 아키텍처 전환으로 인해 발생하는 "웨이퍼당 순 다이 수"라는 기하학적 구조의 엄밀한 수학적 결과입니다. 반도체 제조에서 실리콘 웨이퍼, 화학 슬러리, 포토레지스트, 장비 가동 시간 등의 투입 비용은 300mm 웨이퍼당 고정되어 있으며, 웨이퍼에 인쇄되는 칩의 개수와는 관계가 없습니다. SK하이닉스는 PUC(Peri Under Cell) 아키텍처를 구현하여 일반적으로 다이 면적의 20~30%를 차지하는 주변 로직 회로를 메모리 어레이 아래에 효과적으로 배치했습니다. 이러한 설계 덕분에 동일 용량의 경쟁사 "셀 주변부(Peri-Beside-Cell)" 설계보다 훨씬 작은 칩 크기를 구현할 수 있습니다. 수학적으로, 개별 다이 크기($Area_{die}$)의 감소는 원형 웨이퍼 표면에 물리적으로 패터닝할 수 있는 전체 다이 수를 비선형적으로 증가시킵니다. 또한, 다이 크기를 줄이면 "에지 활용 효율"이 크게 향상됩니다. 원형 웨이퍼에서 큰 직사각형 칩은 곡선 가장자리(이른바 "가장자리 제외 영역")에 상당한 공간을 낭비합니다. 더 작은 4D NAND 칩은 이 곡면에 더 잘 맞아떨어져, 그렇지 않았다면 버려졌을 실리콘 공간을 재활용할 수 있습니다. 결과적으로, 단일 웨이퍼 생산으로 사용할 수 있는 테라바이트 용량을 30% 더 늘릴 수 있으며, 공장 설비나 제조 시간에 추가 비용을 들이지 않고도 "비트당 비용"을 거의 3분의 1까지 효과적으로 낮출 수 있습니다. 이러한 생산성 향상은 "리소그래피 샷 크기" 최적화를 통해 더 증폭됩니다. 포토리소그래피 공정에서 스캐너는 웨이퍼를 "샷"이라고 하는 직사각형 블록 단위로 노출하는데, 이 샷에는 여러 개의 칩이 포함됩니다. 물리적인 다이 크기가 작아지면 엔지니어는 렌즈의 최대 노출 영역(레티클 한계) 내에서 칩 배열을 최적화할 수 있습니다. SK하이닉스는 4D NAND 구조를 통해 기존의 3D NAND보다 더 많은 다이를 한 번의 자외선 조사에 집적할 수 있습니다. 즉, 자외선 조사 한 번당 더 많은 제품이 생산된다는 뜻입니다. 매달 수천 장의 웨이퍼를 처리하는 과정에서 이러한 "처리량" 우위는 엄청난 효과를 가져옵니다. 이를 통해 SK하이닉스는 막대한 자본을 들여 새로운 생산 라인에 투자하는 대신, 순전히 설계적 독창성만으로 "비트 성장"(총 저장 용량 증가)을 달성할 수 있습니다. 이것이 바로 "조용한 공장 확장"입니다. 4D 집적화를 통해 칩 크기를 줄이는 것만으로 기존 공장의 생산량을 마치 클린룸 공간을 30% 확장한 것처럼 증대시켜, 한계 비용이 생존을 좌우하는 가격 민감형 범용 메모리 시장에서 강력한 전략적 우위를 확보할 수 있습니다. 마지막으로, 칩 크기 감소는 "결함 밀도"($D_0$) 관리 및 전반적인 제조 수율과 직접적인 양의 상관관계를 갖습니다. 치명적인 결함(먼지 입자 또는 결정 전위 등)이 특정 칩에 발생할 통계적 확률은 칩의 표면적에 비례합니다. 더 큰 "셀 주변 영역(Peri-Beside-Cell)" 칩은 무작위 결함에 대한 더 큰 "표적" 역할을 합니다. 입자가 이 큰 직사각형 영역 중 어느 곳에라도 닿으면 전체 칩이 폐기됩니다. 4D NAND 기술을 통해 표적 영역을 축소함으로써, 결함으로 인해 단일 칩이 손상될 확률이 통계적으로 감소합니다. 웨이퍼 전체의 결함 수가 일정하더라도, 결함이 더 작은 칩들에 분산되므로 결함 하나당 폐기되는 칩의 수가 줄어듭니다. 이러한 "수율 보장(Yield Entitlement)" 현상은 SK 하이닉스가 웨이퍼 상에 더 많은 잠재적 칩(총 다이 수율)을 확보할 뿐만 아니라, 제조 공정을 거쳐 판매할 수 있는 제품으로 완성되는 비율(최적 수율) 또한 더 높다는 것을 의미합니다. 웨이퍼당 더 많은 칩 생산과 높은 제품 생존율이라는 양날의 검과 같은 효율성은 SK 하이닉스가 메모리 업계의 악명 높은 "경기 침체기"에도 수익성을 유지할 수 있도록 해주는 "30% 생산성"이라는 주장의 근간이 되는 엄격한 엔지니어링 기술입니다.
